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el測(cè)試

  • 介紹keil c 使用的實例

    介紹keil c 使用的實例,文中詳細說明了KEIL C 與PROTEUS的結合使用

    標簽: keil

    上傳時間: 2013-09-25

    上傳用戶:Wwill

  • keil c編的程序

    keil c編的程序,批proteus 數碼管電子鐘.

    標簽: keil 程序

    上傳時間: 2013-09-25

    上傳用戶:huql11633

  • 一個萬年歷 C語言寫的

    一個萬年歷,c編寫的程序對液晶歇息有很大幫助

    標簽: 萬年歷 C語言

    上傳時間: 2013-09-27

    上傳用戶:copu

  • 教你學會單片機c語言和keil

    單片機的一點學習資料。教你學會單片機c語言和keil

    標簽: keil 單片機c語言

    上傳時間: 2013-09-27

    上傳用戶:1234321@q

  • keil C 與proteus環境下仿真單片機開發的5個實例

    keil C 與proteus環境下仿真單片機開發的5個實例,是單片機嵌入式開發的極有價值的參考資料。其中包括了流水燈、走馬燈、1602液晶屏驅動、ds1302、max7221的仿真開發實例,包括c語言代碼。

    標簽: proteus keil 環境 仿真

    上傳時間: 2013-09-30

    上傳用戶:fanboynet

  • ADC0809做AD轉換的C程序

    ADC0809做AD轉換的C程序

    標簽: 0809 ADC AD轉換 C程序

    上傳時間: 2013-11-11

    上傳用戶:大融融rr

  • C波段頻率源設計及性能分析

    采用鎖相環技術設計了一種穩定、低噪聲的C波段頻率源。建立了鎖相環的相位噪聲模型并分析影響相位噪聲的因素,進行了鎖相環低通濾波器的設計。利用軟件對環路的穩定性和相位噪聲進行仿真,相位裕度在45°以上,環路工作穩定,且具有較好的相位噪聲特性

    標簽: C波段 頻率源 性能分析

    上傳時間: 2014-12-23

    上傳用戶:吾學吾舞

  • 基于粒子群模糊C均值聚類的快速圖像分割

    模糊C-均值聚類算法是一種無監督圖像分割技術,但存在著初始隸屬度矩陣隨機選取的影響,可能收斂到局部最優解的缺點。提出了一種粒子群優化與模糊C-均值聚類相結合的圖像分割算法,根據粒子群優化算法強大的全局搜索能力,有效地避免了傳統的FCM對隨機初始值的敏感,容易陷入局部最優的缺點。實驗表明,該算法加快了收斂速度,提高了圖像的分割精度。

    標簽: 粒子群 模糊 均值聚類 圖像分割

    上傳時間: 2013-10-25

    上傳用戶:llandlu

  • pcb layout design(臺灣硬件工程師15年經驗

    PCB LAYOUT 術語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD,不管是否鑽孔、電鍍。5. BOTTOM PAD:在銲錫面上所設計之零件腳PAD,不管是否鑽孔、電鍍。6. POSITIVE LAYER:單、雙層板之各層線路;多層板之上、下兩層線路及內層走線皆屬之。7. NEGATIVE LAYER:通常指多層板之電源層。8. INNER PAD:多層板之POSITIVE LAYER 內層PAD。9. ANTI-PAD:多層板之NEGATIVE LAYER 上所使用之絕緣範圍,不與零件腳相接。10. THERMAL PAD:多層板內NEGATIVE LAYER 上必須零件腳時所使用之PAD,一般稱為散熱孔或導通孔。11. PAD (銲墊):除了SMD PAD 外,其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點),其原則如下:1. 一般測試點大小均為30-35mil,元件分布較密時,測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil,一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上,避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設置處:Setup􀃆pads􀃆stacks

    標簽: layout design pcb 硬件工程師

    上傳時間: 2013-10-22

    上傳用戶:pei5

  • pcb layout規則

    LAYOUT REPORT .............. 1   目錄.................. 1     1. PCB LAYOUT 術語解釋(TERMS)......... 2     2. Test Point : ATE 測試點供工廠ICT 測試治具使用............ 2     3. 基準點 (光學點) -for SMD:........... 4     4. 標記 (LABEL ING)......... 5     5. VIA HOLE PAD................. 5     6. PCB Layer 排列方式...... 5     7.零件佈置注意事項 (PLACEMENT NOTES)............... 5     8. PCB LAYOUT 設計............ 6     9. Transmission Line ( 傳輸線 )..... 8     10.General Guidelines – 跨Plane.. 8     11. General Guidelines – 繞線....... 9     12. General Guidelines – Damping Resistor. 10     13. General Guidelines - RJ45 to Transformer................. 10     14. Clock Routing Guideline........... 12     15. OSC & CRYSTAL Guideline........... 12     16. CPU

    標簽: layout pcb

    上傳時間: 2013-12-20

    上傳用戶:康郎

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