通信與信息技術(shù)行業(yè)飛速發(fā)展，已成為我國支柱產(chǎn)業(yè)之一。隨著該行業(yè)的迅速發(fā)展，社會對具備實際動手能力人才的需求也不斷增加，高校通信教學(xué)改革勢在必行。在最初的通信原理實驗設(shè)備中每個實驗獨(dú)立占用一塊硬件資源，隨著EDA技術(shù)的發(fā)展，實驗設(shè)備廠商將CPLD/FPGA技術(shù)作為獨(dú)立的一項實驗內(nèi)容，加入到通信原理實驗設(shè)備中。FPGA技術(shù)具備集成度高、速度快和現(xiàn)場可編程的優(yōu)勢，適合高集成度和高速的時序運(yùn)算。本文總結(jié)現(xiàn)有通信原理實驗設(shè)備的優(yōu)缺點，采用FPGA技術(shù)設(shè)計出集驗證性和設(shè)計性于一體，具備較高的綜合性和系統(tǒng)性的通信原理實驗系統(tǒng)。 本系統(tǒng)提供了一個開放性的硬件、軟件平臺，從培養(yǎng)學(xué)生實際動手能力出發(fā)，利用FPGA在通用的硬件上實現(xiàn)所有實驗內(nèi)容。學(xué)生在本系統(tǒng)上除了能完成已固化的實驗內(nèi)容，還可以實現(xiàn)電子設(shè)計開發(fā)和驗證。這對培養(yǎng)學(xué)生的實踐能力大有裨益。 本文結(jié)合數(shù)字通信系統(tǒng)基本模型，把基于FPGA的通信原理實驗系統(tǒng)劃分為信號源模塊、發(fā)送端模塊、信道仿真模塊、接收端模塊和同步模塊幾部分。其中，模擬信號源采用DDS技術(shù)，能夠生成非常高的頻率精度，可作為任意波形發(fā)生器。發(fā)送端和接收端模塊結(jié)合到一起組成多體制調(diào)制解調(diào)器，形成多頻段、多波形的軟件無線電系統(tǒng)。載波同步采用全數(shù)字COSTAS環(huán)提取技術(shù)，具備良好的載波跟蹤特性，利用對載波相位不敏感 的Gardner算法跟蹤位同步信號。 本文首先介紹了通信原理實驗系統(tǒng)的研究現(xiàn)狀和意義；然后根據(jù)通信系統(tǒng)模型從《通信原理》各個章節(jié)中提煉出各模塊的實驗內(nèi)容，分別列出各實驗的數(shù)字化實現(xiàn)模型；繼而根據(jù)各模塊資源需求選取合適FPGA芯片，并給出硬件設(shè)計方案；最后，給出各模塊在FPGA上具體實現(xiàn)過程、系統(tǒng)測試結(jié)果及分析。測試和實際運(yùn)行結(jié)果表明設(shè)計方法正確，且功能和技術(shù)指標(biāo)滿足設(shè)計要求。 關(guān)鍵詞：通信原理，實驗系統(tǒng)，F(xiàn)PGA，DDS，多體制調(diào)制解調(diào)，全數(shù)字COSTAS環(huán)，位同步
標(biāo)簽： FPGA 通信原理 實驗系統(tǒng)
上傳時間： 2013-07-07
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隨著計算機(jī)及其外圍設(shè)備的發(fā)展，傳統(tǒng)的并行接口和串行接口在靈活性和接口擴(kuò)展等方面存在的缺陷愈來愈不可回避，并逐漸成為計算機(jī)通信的瓶頸。在這種情況下，通用串行總線(Universal Serial Bus，USB)誕生了。USB由于具有傳輸速率高、價格便宜、使用方便、靈活性高、支持熱插拔、接口標(biāo)準(zhǔn)化和易于擴(kuò)展等優(yōu)點，目前已經(jīng)成為計算機(jī)外設(shè)接口的主流技術(shù)，在計算機(jī)外圍設(shè)備和消費(fèi)類電子領(lǐng)域正獲得越來越多的應(yīng)用。 @@ 本文基于USB2．0協(xié)議規(guī)范，設(shè)計了一款支持高速和全速傳輸?shù)腢SB2．0設(shè)備控制器IP核。文中著重介紹了這款設(shè)備控制器IP核的設(shè)計和FPGA驗證工作，詳細(xì)研究并分析了USB2．0規(guī)范，根據(jù)規(guī)范提出了一種USB2．0設(shè)備控制器整體構(gòu)架方案，描述了各個功能子模塊硬件電路的功能及實現(xiàn)。從可重用的角度出發(fā)，對設(shè)備控制器模塊進(jìn)行優(yōu)化設(shè)計，增加多個靈活的配置選項，根據(jù)不同的應(yīng)用對硬件進(jìn)行配置，使其在滿足要求的情況下去除冗余電路，以減少占用面積和功耗，從而使其靈活地應(yīng)用于各種USB系統(tǒng)。本文還研究了IP核的驗證方法，并對所設(shè)計的USB2．0設(shè)備控制器建立了功能完備的ModelSim仿真驗證環(huán)境，搭建了FPGA硬件驗證平臺，設(shè)計了具有AHB接口的設(shè)備控制器和帶有8051的設(shè)備控制器，并分別在FPGA平臺上進(jìn)行了功能驗證。 @@ 本文所設(shè)計的USB2．0設(shè)備控制器IP核可配置性高，使用者可以自由配置所需端點的個數(shù)以及每個端點類型等，可以集成于多種USB系統(tǒng)中，適于各類USB設(shè)備的開發(fā)。本課題所取得的成果為USB2．0設(shè)備類的研究和開發(fā)積累了經(jīng)驗，并為后來實驗室某項目測試芯片的USB數(shù)據(jù)采集提供了參考方案，也為未來USB3．0接口IP核的開發(fā)和應(yīng)用奠定了基礎(chǔ)。 @@關(guān)鍵詞USB2．0控制器；IP核；FPGA；驗證
上傳時間： 2013-06-30
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現(xiàn)場可編程門陣列(FPGA，F(xiàn)ield Programmable Gate Array)是可編程邏輯器件的一種，它的出現(xiàn)是隨著微電子技術(shù)的發(fā)展，設(shè)計與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。系統(tǒng)設(shè)計師們更愿意自己設(shè)計專用集成電路(ASIC，Application Specific Integrated Circuit)．芯片，而且希望ASIC的設(shè)計周期盡可能短，最好是在實驗室里就能設(shè)計出合適的ASIC芯片，并且立即投入實際應(yīng)用之中。現(xiàn)在，F(xiàn)PGA已廣泛地運(yùn)用于通信領(lǐng)域、消費(fèi)類電子和車用電子。 本文中涉及的I/O端口模塊是FPGA中最主要的幾個大模塊之一，它的主要作用是提供封裝引腳到CLB之間的接口，將外部信號引入FPGA內(nèi)部進(jìn)行邏輯功能的實現(xiàn)并把結(jié)果輸出給外部電路，并且根據(jù)需要可以進(jìn)行配置來支持多種不同的接口標(biāo)準(zhǔn)。FPGA允許使用者通過不同編程來配置實現(xiàn)各種邏輯功能，在IO端口中它可以通過選擇配置方式來兼容不同信號標(biāo)準(zhǔn)的I/O緩沖器電路。總體而言，可選的I/O資源的特性包括：IO標(biāo)準(zhǔn)的選擇、輸出驅(qū)動能力的編程控制、擺率選擇、輸入延遲和維持時間控制等。 本文是關(guān)于FPGA中多標(biāo)準(zhǔn)兼容可編程輸入輸出電路(Input/Output Block)的設(shè)計和實現(xiàn)，該課題是成都華微電子系統(tǒng)有限公司FPGA大項目中的一子項，目的為在更新的工藝水平上設(shè)計出能夠兼容單端標(biāo)準(zhǔn)的I/O電路模塊；同時針對以前設(shè)計的I/O模塊不支持雙端標(biāo)準(zhǔn)的缺點，要求新的電路模塊中擴(kuò)展出雙端標(biāo)準(zhǔn)的部分。文中以低壓雙端差分標(biāo)準(zhǔn)(LVDS)為代表構(gòu)建雙端標(biāo)準(zhǔn)收發(fā)轉(zhuǎn)換電路，與單端標(biāo)準(zhǔn)比較，LVDS具有很多優(yōu)點： (1)LVDS傳輸?shù)男盘枖[幅小，從而功耗低，一般差分線上電流不超過4mA，負(fù)載阻抗為100Ω。這一特征使它適合做并行數(shù)據(jù)傳輸。 (2)LVDS信號擺幅小，從而使得該結(jié)構(gòu)可以在2.5V的低電壓下工作。 (3)LVDS輸入單端信號電壓可以從0V到2.4V變化，單端信號擺幅為400mV，這樣允許輸入共模電壓從0.2V到2.2V范圍內(nèi)變化，也就是說LVDS允許收發(fā)兩端地電勢有±1V的落差。 本文采用0.18μm1.8V/3.3V混合工藝，輔助Xilinx公司FPGA開發(fā)軟件ISE，設(shè)計完成了可以用于Virtex系列各低端型號FPGA的IOB結(jié)構(gòu)，它有靈活的可配置性和出色的適應(yīng)能力，能支持大量的I/O標(biāo)準(zhǔn)，其中包括單端標(biāo)準(zhǔn)，也包括雙端標(biāo)準(zhǔn)如LVDS等。它具有適應(yīng)性的優(yōu)點、可選的特性和考慮到被文件描述的硬件結(jié)構(gòu)特征，這些特點可以改進(jìn)和簡化系統(tǒng)級的設(shè)計，為最終的產(chǎn)品設(shè)計和生產(chǎn)打下基礎(chǔ)。設(shè)計中對包括20種IO標(biāo)準(zhǔn)在內(nèi)的各電器參數(shù)按照用戶手冊描述進(jìn)行仿真驗證，性能參數(shù)已達(dá)到預(yù)期標(biāo)準(zhǔn)。
標(biāo)簽： FPGA 標(biāo)準(zhǔn) 可編程
上傳時間： 2013-05-15
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隨著我國國民經(jīng)濟(jì)的高速發(fā)展，國內(nèi)高速公路、城市道路、停車場建設(shè)越來越多，對交通控制、安全管理的要求也日益提高，智能交通系統(tǒng)( IntelligentTransportation Systems，簡稱ITS)已成為當(dāng)前交通管理發(fā)展的主要方向，而車牌識別系統(tǒng)(License Plate Recognition System，簡稱LPRS)技術(shù)作為智能交通系統(tǒng)的核心，起著舉足輕重的作用，可以被廣泛地應(yīng)用于高速公路自動收費(fèi)(ElectronicToll Collection，簡稱ETC)、停車場安全管理、被盜車輛的追蹤、車流統(tǒng)計等。 目前，車牌識別系統(tǒng)大多都是基于PC平臺的，其優(yōu)勢是實現(xiàn)容易，但是成本高、實時性不強(qiáng)、穩(wěn)定性不高等缺點使其不能廣泛推廣。為了克服以上的缺點，且滿足識別速度和識別率的要求，本文在原有車牌識別硬件系統(tǒng)設(shè)計的基礎(chǔ)上做了一定的改進(jìn)(原系統(tǒng)在圖像采集、接口通信、系統(tǒng)穩(wěn)定、脫機(jī)工作等方面存在一定問題)，與團(tuán)隊成員一起設(shè)計出了新的車牌識別硬件系統(tǒng)，采用單DSP+FPGA和雙DSP+FPGA雙板子的方式來共同實現(xiàn)(本人負(fù)責(zé)單DSP+FPGA的原理圖和PCB繪制，另一成員負(fù)責(zé)雙DSP+FPGA的原理圖和PCB繪制)。 本文所涉及的該車牌硬件系統(tǒng)，主要工作由以下幾個部分組成： 1.團(tuán)隊共同完成了新車牌識別系統(tǒng)的硬件設(shè)計，采用兩個板子實現(xiàn)。其中，本人負(fù)責(zé)單DSP+FPGA板子繪制。 2.團(tuán)隊一起完成了整個系統(tǒng)的硬件電路調(diào)試。主要分為如下模塊進(jìn)行調(diào)試：電源，DSP，F(xiàn)PGA，SAA7113H視頻解碼器，LCD液晶顯示和UART接口等。 3.負(fù)責(zé)完成了整個系統(tǒng)的DSP應(yīng)用程序設(shè)計。采用DSP/BIOS操作系統(tǒng)來構(gòu)建系統(tǒng)的框架，添加了多個任務(wù)對象進(jìn)行管理系統(tǒng)的調(diào)度；用CSL編寫了DSP上的底層驅(qū)動：完成了車牌識別算法在DSP上的移植與優(yōu)化。 4.參與完成了部分FPGA程序的開發(fā)，主要包括圖像采集、存儲、傳輸幾個模塊等。 最終，本系統(tǒng)實現(xiàn)了高效、快速的車牌識別，各模塊工作穩(wěn)定，能脫機(jī)實現(xiàn)圖像采集、傳輸、識別、結(jié)果輸出和顯示為一體化的功能；為以后進(jìn)行高性能的車牌識別算法開發(fā)提供了一個很好的硬件平臺。
上傳時間： 2013-04-24
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隨著信息時代的到來，用戶對數(shù)據(jù)保護(hù)和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號經(jīng)信道傳輸后，到達(dá)接收端不可避免地會受到干擾而出現(xiàn)信號失真。因此需要采用差錯控制技術(shù)來檢測和糾正由信道失真引起的信息傳輸錯誤。RS（Reed—Solomon）碼是差錯控制領(lǐng)域中一類重要的線性分組碼，由于它編解碼結(jié)構(gòu)相對固定，性能強(qiáng)，不但可以糾正隨機(jī)差錯，而且對突發(fā)錯誤的糾錯能力也很強(qiáng)，被廣泛應(yīng)用在數(shù)字通信、數(shù)據(jù)存儲系統(tǒng)中，以滿足對數(shù)據(jù)傳輸通道可靠性的要求。因此設(shè)計一款高性能的RS編解碼器不但具有很大的應(yīng)用意義，而且具有相當(dāng)大的經(jīng)濟(jì)價值。 本文首先介紹了線形分組碼及其子碼循環(huán)碼、BCH碼的基礎(chǔ)理論知識，重點介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進(jìn)行，接著介紹了有限域的有關(guān)理論。基于RS碼傳統(tǒng)的單倍結(jié)構(gòu)，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語言實現(xiàn)。其中編碼器基于傳統(tǒng)的線性反饋移位寄存器除法電路并進(jìn)行八倍并行擴(kuò)展，譯碼器關(guān)鍵方程求解模塊基于修正的歐幾里德算法設(shè)計了一種便于硬件實現(xiàn)的脈動關(guān)鍵方程求解結(jié)構(gòu)，其他模塊均采用九倍并行實現(xiàn)。由于進(jìn)行了超前運(yùn)算、流水線及并行處理，使編解碼的數(shù)據(jù)吞吐量大為提高，同時延時更小。 本論文設(shè)計了C++仿真平臺，并與HDL代碼結(jié)果進(jìn)行了對比驗證。Verilog HDL代碼經(jīng)過modelsim仿真驗證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進(jìn)行綜合驗證以及靜態(tài)時序分析，綜合軟件為QUATURSⅡ V8．0。驗證及測試表明，本設(shè)計在滿足編解碼基本功能的基礎(chǔ)上，能夠?qū)崿F(xiàn)數(shù)據(jù)的高吞吐量和低延時傳輸，達(dá)到性能指標(biāo)要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟(jì)價值。
上傳時間： 2013-04-24
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近年來，語音識別研究大部分集中在算法設(shè)計和改進(jìn)等方面，而隨著半導(dǎo)體技術(shù)的高速發(fā)展，集成電路規(guī)模的不斷增大與各種研發(fā)技術(shù)水平的不斷提高，新的硬件平臺的推出，語音識別實現(xiàn)平臺有了更多的選擇。語音識別技術(shù)在與DSP、FPGA、ASIC等器件為平臺的嵌入式系統(tǒng)結(jié)合后，逐漸向?qū)嵱没⑿⌒突较虬l(fā)展。 本課題通過對現(xiàn)有各種語音特征參數(shù)與孤立詞語音識別模型進(jìn)行研究的基礎(chǔ)上，重點探索基于動態(tài)時間規(guī)整算法的DTW模型在孤立詞語音識別領(lǐng)域的應(yīng)用，并結(jié)合基于FPGA的SOPC系統(tǒng)，在嵌入式平臺上實現(xiàn)具有較好精度與速度的孤立詞語音識別系統(tǒng)。 本系統(tǒng)整體設(shè)計基于DE2開發(fā)平臺,采用基于Nios II的SOPC技術(shù)。采用這種解決方案的優(yōu)點是實現(xiàn)了片上系統(tǒng)，減少了系統(tǒng)的物理體積和總體功耗；同時系統(tǒng)控制核心都在FPGA內(nèi)部實現(xiàn)，可以極為方便地更新和升級系統(tǒng)，大大地提高了系統(tǒng)的通用性和可維護(hù)性。 此外，由于本系統(tǒng)需要大量的高速數(shù)據(jù)運(yùn)算，在設(shè)計中作者充分利用了Cyclone II芯片的豐富的硬件乘法器，實現(xiàn)了語音信號的端點檢測模塊，F(xiàn)FT快速傅立葉變換模塊，DCT離散余弦變換模塊等硬件設(shè)計模塊。為了提高系統(tǒng)的整體性能，作者充分利用了FPGA的高速并行的優(yōu)勢，以及配套開發(fā)環(huán)境中的Avalon總線自定義硬件外設(shè)，使系統(tǒng)處理數(shù)字信號的能力大大提高，其性能優(yōu)于傳統(tǒng)的微控制器和普通DSP芯片。 本論文主要包含了以下幾個方面： （1）結(jié)合ALTERA CYCLONE II芯片的特點，確定了基于FPGA語音識別系統(tǒng)的總體設(shè)計，在此基礎(chǔ)上進(jìn)行了系統(tǒng)的軟硬件的選擇和設(shè)計。 （2）自主設(shè)計了純硬件描述語言的驅(qū)動電路設(shè)計，完成了高速語音采集的工作，并且對存儲數(shù)據(jù)芯片SRAM中的原始語音數(shù)據(jù)進(jìn)行提取導(dǎo)入MATLAB平臺測試數(shù)據(jù)的正確性。整個程序測試的方式對系統(tǒng)的模塊測試起到重要的作用。 （3）完成高速定點256點的FFT模塊的設(shè)計，此模塊是系統(tǒng)成敗的關(guān)鍵，實現(xiàn)高速實時的運(yùn)算。 （4）結(jié)合SOPC的特性，設(shè)計了人機(jī)友好接口，如LCD顯示屏的提示反饋信息等等，以及利用ALTERA提供的一些驅(qū)動接口設(shè)計完成用戶定制的系統(tǒng)。 （5）進(jìn)行了整體系統(tǒng)測試，系統(tǒng)可以較穩(wěn)定地實現(xiàn)實時處理的目的，具有一定的市場潛在價值。
標(biāo)簽： FPGA 語音識別 系統(tǒng)設(shè)計
上傳時間： 2013-05-23
上傳用戶：ABCD_ABCD
近年來，以FPGA為代表的數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)取得了快速的發(fā)展，F(xiàn)PGA不但解決了信號處理系統(tǒng)小型化、低功耗、高可靠性等問題，而且基于大規(guī)模FPGA單片系統(tǒng)的片上可編程系統(tǒng)(SOPC)的靈活設(shè)計方式使其越來越多的取代ASIC的市場。傳統(tǒng)的通用信號處理系統(tǒng)使用DSP作為處理核心，系統(tǒng)的可重構(gòu)型不強(qiáng)，F(xiàn)PGA解決了這一問題，并且現(xiàn)有的FPGA中，多數(shù)已集成DSP模塊，結(jié)合FPGA較強(qiáng)的信號并行處理特性使其與DSP信號處理能力差距很小。因此，F(xiàn)PGA作為處理核心的通用信號處理系統(tǒng)具有很強(qiáng)的可實施性。 @@ 基于上述要求，作者設(shè)計和完成了一個基于多FPGA的通用實時信號處理系統(tǒng)。該系統(tǒng)采用4片XC3SD1800A作為處理核心，使用DDR2 SDRAM高速存儲實時數(shù)據(jù)。作者通過全面的分析，設(shè)計了核心板、底板和應(yīng)用板分離系統(tǒng)架構(gòu)。該平臺能夠根據(jù)實際需求進(jìn)行靈活的搭配，核心板之間的數(shù)據(jù)傳輸采用了LVDS(低電壓差分信號)技術(shù)，從而使得數(shù)據(jù)能夠穩(wěn)定的以非常高的速率進(jìn)行傳輸。 @@ 本系統(tǒng)屬于高速數(shù)字電路的設(shè)計范疇，因此必須重視信號完整性的設(shè)計與分析問題，作者根據(jù)高速電路的設(shè)計慣例和軟件輔助設(shè)計的方法，在分析和論證了阻抗控制、PCB堆疊、PCB布局布線等約束的基礎(chǔ)上，順利地完成了PCB繪制與調(diào)試工作。 @@ 作為系統(tǒng)設(shè)計的重要環(huán)節(jié)，作者還在文中研究了在系統(tǒng)設(shè)計過程中出現(xiàn)的電源完整性問題，并給出了解決辦法。 @@ LVDS高速數(shù)據(jù)通道接口和DDR2存儲器接口設(shè)計決定本系統(tǒng)的使用性能，本文基于所選的FPGA芯片進(jìn)行了詳細(xì)的闡述和驗證。并結(jié)合系統(tǒng)的核心板和底板，完成了應(yīng)用板，視頻圖像采集、USB、音頻、LCD和LED矩陣模塊顯示等接口的設(shè)計工作，對其中的部分接口進(jìn)行了邏輯驗證。 @@ 經(jīng)過測試，該通用的信號處理平臺具有實時性好、通用性強(qiáng)、可擴(kuò)展和可重構(gòu)等特點，能夠滿足當(dāng)前一些信號處理系統(tǒng)對高速、實時處理的要求，可以廣泛應(yīng)用于實時信號處理領(lǐng)域。通過本平臺的研究和開發(fā)工作，為進(jìn)一步研究和設(shè)計通用、實時信號處理系統(tǒng)打下了堅實的基礎(chǔ)。 @@關(guān)鍵詞：通用實時信號處理；FPGA；信號完整性；DDR2；LVDS
標(biāo)簽： FPGA 實時信號 處理系統(tǒng)
上傳時間： 2013-05-27
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MPEG-2是MPEG組織在1994年為了高級工業(yè)標(biāo)準(zhǔn)的圖象質(zhì)量以及更高的傳輸率所提出的視頻編碼標(biāo)準(zhǔn)，其優(yōu)秀性使之成為過去十年應(yīng)用最為廣泛的標(biāo)準(zhǔn)，也是未來十年影響力最為廣泛的標(biāo)準(zhǔn)之一。 本文以MPEG-2視頻標(biāo)準(zhǔn)為研究內(nèi)容，建立系統(tǒng)級設(shè)計方案，設(shè)計FPGA原型芯片，并在FPGA系統(tǒng)中驗證視頻解碼芯片的功能。最后在0.18微米工藝下實現(xiàn)ASIC的前端設(shè)計。完成的主要工作包括以下幾個方面： 1.完成解碼系統(tǒng)的體系結(jié)構(gòu)的設(shè)計，采用了自頂而下的設(shè)計方法，實現(xiàn)系統(tǒng)的功能單元的劃分；根據(jù)其視頻解碼的特點，確定解碼器的控制方式；把視頻數(shù)據(jù)分文幀內(nèi)數(shù)據(jù)和幀間數(shù)據(jù)，實現(xiàn)兩種數(shù)據(jù)的并行解碼。 2.實現(xiàn)了具體模塊的設(shè)計：根據(jù)本文研究的要求，在比特流格式器模塊設(shè)計中提出了特有的解碼方式；在可變長模塊中的變長數(shù)據(jù)解碼采用組合邏輯外加查找表的方式實現(xiàn)，大大減少了變長數(shù)據(jù)解碼的時間；IQ、IDCT模塊采用流水的設(shè)計方法，減少數(shù)據(jù)計算的時間：運(yùn)動補(bǔ)償模塊，針對模塊數(shù)據(jù)運(yùn)算量大和訪問幀存儲器頻繁的特點，采用四個插值單元同時處理，增加像素緩沖器，充分利用并行性結(jié)構(gòu)等方法來加快運(yùn)動補(bǔ)償速度。 3.根據(jù)視頻解碼的參考軟件，通過解碼系統(tǒng)的仿真結(jié)果和軟件結(jié)果的比較來驗證模塊的功能正確性。最后用FPGA開發(fā)板實現(xiàn)了解碼系統(tǒng)的原型芯片驗證，取得了良好的解碼效果。 整個設(shè)計采用Verilog HDL語言描述，通過了現(xiàn)場可編程門陣列(FPGA)的原型驗證，并采用SIMC0.18μm工藝單元庫完成了該電路的邏輯綜合。經(jīng)過實際視頻碼流測試，本文設(shè)計可以達(dá)到MPEG-2視頻主類主級的實時解碼的技術(shù)要求。
上傳時間： 2013-07-27
上傳用戶：ice_qi
虛擬儀器技術(shù)是以傳感器、信號測量與處理、微型計算機(jī)等技術(shù)為基礎(chǔ)而形成的一門綜合應(yīng)用技術(shù)。目前虛擬儀器大部分是基于PC機(jī)，利用PCI等總線技術(shù)傳輸數(shù)據(jù)，數(shù)據(jù)卡插拔不便，便攜性差。隨著嵌入式技術(shù)的飛速發(fā)展，嵌入式系統(tǒng)平臺已經(jīng)應(yīng)用到各個領(lǐng)域，而市場上的嵌入式虛擬儀器系統(tǒng)還相當(dāng)少，各種研究工作才剛剛起步，各種高性能的虛擬儀器和處理系統(tǒng)在現(xiàn)代工業(yè)控制和科學(xué)研究中已成為必不可少的部分。因此在我國開發(fā)具有較高性能、接口靈活、功能多樣化、低成本的虛擬儀器裝置勢在必行。 針對目前虛擬儀器系統(tǒng)發(fā)展趨勢和特點，采用FPGA技術(shù)，進(jìn)行一種支持多種平臺的高速虛擬儀器系統(tǒng)的設(shè)計與研究，并針對高速虛擬儀器系統(tǒng)中的一些技術(shù)難點提出解決方案。首先進(jìn)行了系統(tǒng)的總體設(shè)計，確定了采用FPGA作為系統(tǒng)的控制核心，并選取了Labview作為PC平臺應(yīng)用程序開發(fā)工具，利用USB2.0接口來進(jìn)行數(shù)據(jù)傳輸；同時選取嵌入式處理器S3C2410以及WinCE作為嵌入式系統(tǒng)硬軟件平臺。隨后進(jìn)行了各個具體模塊的設(shè)計，在硬件方面，分別設(shè)計了前端處理電路，ADC電路以及USB接口電路。在軟件方面，進(jìn)行了FPGA控制程序的設(shè)計工作，實現(xiàn)了對各個模塊和接口電路的控制功能。在上層應(yīng)用程序的設(shè)計方面，設(shè)計了Labview應(yīng)用程序，實現(xiàn)了波形顯示和頻譜分析等儀器功能，人機(jī)界面良好。在嵌入式平臺上面，進(jìn)行了WinCE下GPIO驅(qū)動程序設(shè)計，并在上層應(yīng)用程序中調(diào)用驅(qū)動來進(jìn)行數(shù)據(jù)的讀取。為了解決高速ADC與數(shù)據(jù)緩存器的速度不匹配的問題，提出利用多體交叉式存儲器結(jié)構(gòu)的設(shè)計方案，并在FPGA內(nèi)對控制程序進(jìn)行了設(shè)計，對其時序進(jìn)行了仿真。 最后對系統(tǒng)進(jìn)行了聯(lián)合調(diào)試工作，利用上層軟件對輸入波形進(jìn)行采集。根據(jù)調(diào)試結(jié)果看，該系統(tǒng)對輸入信號進(jìn)行了較好的采樣和存儲，還原了波形，達(dá)到了預(yù)期效果。課題研究并且對設(shè)計出一種支持多平臺的新型虛擬儀器系統(tǒng)，具有性能好、使用靈活，節(jié)省成本等特點，具有較高的研究價值和現(xiàn)實意義。
上傳時間： 2013-04-24
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現(xiàn)代電子系統(tǒng)中，F(xiàn)IR數(shù)字濾波器作為數(shù)字信號處理技術(shù)的重要組成部分，以其良好的線性特性在許多領(lǐng)域內(nèi)被廣泛的應(yīng)用。在工程實踐中，往往要求信號處理具有實時性和靈活性，而已有的一些軟件和硬件實現(xiàn)方式則難以同時達(dá)到這兩方面的要求。 隨著可編程邏輯器件和EDA技術(shù)的發(fā)展，越來越多的人開始應(yīng)用FPGA實現(xiàn)FIR濾波器，既保證了信號處理的實時性，又可兼顧靈活性的要求。但是普遍存在的問題是不能根據(jù)被濾波信號特點動態(tài)調(diào)整濾波器的濾波系數(shù)，只能完成單一特性的濾波工作。 本文將FPGA的快速性和計算機(jī)的靈活性通過USB2.0總線有機(jī)地結(jié)合起來，設(shè)計了一個基于FPGA的可調(diào)參數(shù)FIR濾波系統(tǒng)。此系統(tǒng)由計算機(jī)根據(jù)各種濾波器指標(biāo)計算出濾波參數(shù)，通過USB2.0對FPGA芯片內(nèi)部的FIR多階濾波器進(jìn)行參數(shù)配置，實現(xiàn)數(shù)字濾波器參數(shù)可調(diào)；配置后的FPGA濾波單元完成對A/D采集的信號進(jìn)行濾波運(yùn)算，濾波后的數(shù)據(jù)經(jīng)過緩存后通過USB2.0總線傳輸至計算機(jī)進(jìn)行顯示、分析和儲存等進(jìn)一步處理。在系統(tǒng)中采用有限狀態(tài)機(jī)對FPGA參數(shù)配置模式和濾波模式進(jìn)行切換，保證了系統(tǒng)的有序運(yùn)行。 本文通過性能測試和應(yīng)用實例對系統(tǒng)進(jìn)行驗證。實驗證明：該基于FPGA的可調(diào)參數(shù)FIR濾波系統(tǒng)參數(shù)配置方便，可以根據(jù)實際需要動態(tài)調(diào)整濾波參數(shù)，并且濾波效果良好，可有效濾除噪聲信號。
上傳時間： 2013-07-26
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