用VHDL 語言設(shè)計交通燈控制系統(tǒng), 并在MAX+PLUS II 系統(tǒng)對FPGA/ CPLD 芯片進(jìn)行下載, 由于生成的是集成化的數(shù)字電 路, 沒有傳統(tǒng)設(shè)計中的接線問題, 所以故障率低、可靠性高, 而且體積小。體現(xiàn)了EDA 技術(shù)在數(shù)字電路設(shè)計中的優(yōu)越性。
標(biāo)簽： VHDL FPGA CPLD PLUS
上傳時間： 2013-12-28
上傳用戶：zhengzg
FPGA/CPLD的實體教程，結(jié)合相關(guān)開發(fā)工具學(xué)習(xí)。
標(biāo)簽： FPGA CPLD 實體 教程
上傳時間： 2014-01-22
上傳用戶：lanwei
FPGA&CPLD數(shù)字電路設(shè)計 數(shù)字濾波電路 設(shè)計
標(biāo)簽： FPGA CPLD 數(shù)字 電路設(shè)計
上傳時間： 2014-03-07
上傳用戶：vodssv
使用FPGA/CPLD設(shè)置語音AD、DA轉(zhuǎn)換芯片AIC23，F(xiàn)PGA/CPLD系統(tǒng)時鐘為24.576MHz 1、AIC系統(tǒng)時鐘為12.288MHz，SPI時鐘為6.144MHz 2、AIC處于主控模式 3、input bit length 16bit output bit length 16bit MSB first 4、幀同步在96KHz
標(biāo)簽： FPGA CPLD AIC 23
上傳時間： 2013-12-20
上傳用戶：二驅(qū)蚊器
這個文檔介紹了目前絕大部分的FPGA/CPLD設(shè)計軟件，并對每個軟件做了簡要的介紹。大家在學(xué)習(xí)前看看，對于設(shè)計軟件的選擇將有極大幫助。
標(biāo)簽： FPGA CPLD 文檔 分
上傳時間： 2017-06-01
ISE7.1i 中文教程 適合xilinx的FPGA/CPLD用戶
標(biāo)簽： xilinx FPGA CPLD ISE
上傳時間： 2013-12-13
上傳用戶：561596
FPGA/CPLD數(shù)字電路設(shè)計經(jīng)驗分享,包含許多常見設(shè)計問題。
上傳時間： 2013-12-24
上傳用戶：mpquest
MAX+plus II FPGA CPLD開發(fā)軟件完美無限制破解版
標(biāo)簽： FPGA CPLD plus MAX
上傳時間： 2014-01-07
上傳用戶：sjyy1001
基于FPGA CPLD設(shè)計與實現(xiàn)UART,一聽名字就知道，不用再說了吧，
標(biāo)簽： FPGA CPLD UART
上傳時間： 2014-08-09
上傳用戶：czl10052678
基于FPGA的數(shù)字頻率計的設(shè)計11利用VHDL 硬件描述語言設(shè)計,并在EDA(電子設(shè)計自動化) 工具的幫助下,用大規(guī)模可編程邏輯器件(FPGA/ CPLD) 實現(xiàn)數(shù)字頻率計的設(shè)計原理及相關(guān)程序
標(biāo)簽： FPGA CPLD VHDL EDA
上傳時間： 2013-11-25
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