可編程邏輯器件FPGA(現(xiàn)場可編程門陣列)和CPLD(復(fù)雜可編程邏輯器件)越來越多的應(yīng)用于數(shù)字信號處理領(lǐng)域,與傳統(tǒng)的ASIC(專用集成電路)和DSP(數(shù)字信號處理器)相比,基于FPGA和CPLD實現(xiàn)的數(shù)字信號處理系統(tǒng)具有更高的實時性和可嵌入性,能夠方便地實現(xiàn)系統(tǒng)的集成與功能擴展。 FFT的硬件結(jié)構(gòu)主要包括蝶形處理器、存儲單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內(nèi)引入流水線結(jié)構(gòu),提高了FFT的運算速度。同時,流水線寄存器能夠寄存蝶形運算中的公共項,這樣在設(shè)計蝶形處理器時只用到了一個乘法器和兩個加法器,降低了硬件電路的復(fù)雜度。 為了進一步提高FFT的運算速度,本文在深入研究各種乘法器算法的基礎(chǔ)上,為蝶形處理器設(shè)計了一個并行乘法器。在實現(xiàn)該乘法器時,本文采用改進的布斯算法,用以減少部分積的個數(shù)。同時,使用華萊士樹結(jié)構(gòu)和4-2壓縮器對部分積并行相加。 本文以32點復(fù)數(shù)FFT為例進行設(shè)計與邏輯綜合。通過設(shè)計相應(yīng)的存儲單元,地址生成單元和控制單元完成FFT電路。電路的仿真結(jié)果與軟件計算結(jié)果相符,證明了本文所提出的算法的正確性。 另外,本文還對設(shè)計結(jié)果提出了進一步的改進方案,在乘法器內(nèi)加入一級流水線寄存器,使FFT的速度能夠提高到當(dāng)前速度的兩倍,這在實時性要求較高的場合具有極高的實用價值。
標(biāo)簽:
FPGA
CPLD
FFT
算法
上傳時間:
2013-07-18
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