Verilog HDl語(yǔ)言實(shí)現(xiàn)CPLD-EPC240與電腦的串口通訊QUARTUS邏輯工程源碼 //本模塊的功能是驗(yàn)證實(shí)現(xiàn)和PC機(jī)進(jìn)行基本的串口通信的功能。需要在//PC機(jī)上安裝一個(gè)串口調(diào)試工具來(lái)驗(yàn)證程序的功能。//程序?qū)崿F(xiàn)了一個(gè)收發(fā)一幀10個(gè)bit（即無(wú)奇偶校驗(yàn)位）的串口控//制器，10個(gè)bit是1位起始位，8個(gè)數(shù)據(jù)位，1個(gè)結(jié)束//位。串口的波特律由程序中定義的div_par參數(shù)決定，更改該參數(shù)可以實(shí)//現(xiàn)相應(yīng)的波特率。程序當(dāng)前設(shè)定的div_par 的值是0x145，對(duì)應(yīng)的波特率是//9600。用一個(gè)8倍波特率的時(shí)鐘將發(fā)送或接受每一位bit的周期時(shí)間//劃分為8個(gè)時(shí)隙以使通信同步.//程序的工作過(guò)程是：串口處于全雙工工作狀態(tài)，按動(dòng)key1，F(xiàn)PGA/CPLD向PC發(fā)送“21 EDA"//字符串（串口調(diào)試工具設(shè)成按ASCII碼接受方式）；PC可隨時(shí)向FPGA/CPLD發(fā)送0-F的十六進(jìn)制
標(biāo)簽：
verilog hdl
cpld
串口通訊
quartus
上傳時(shí)間：
2022-02-18
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