采用verilog hdl 語言實(shí)現(xiàn)整形dct算法，設(shè)計(jì)合理，算法簡(jiǎn)單，是紅色邏輯開發(fā)板試驗(yàn)程序，值得一看。
標(biāo)簽： verilog hdl dct 語言
上傳時(shí)間： 2013-12-23
上傳用戶：aeiouetla
Verilog hdl Synthesis, A Practical Primer 學(xué)習(xí)Verilog hdl一本很不錯(cuò)的英文書，比較透徹
標(biāo)簽： Verilog hdl Synthesis Practical
上傳時(shí)間： 2016-01-19
上傳用戶：hongmo
verilog hdl 基礎(chǔ)實(shí)驗(yàn)源碼，比較實(shí)用
標(biāo)簽： verilog hdl 基礎(chǔ)實(shí)驗(yàn) 源碼
上傳用戶：lxm
verilog hdl 接口試驗(yàn)源代碼，比較實(shí)用。
標(biāo)簽： verilog hdl 接口 源代碼
上傳用戶：qiao8960
verilog hdl綜合實(shí)驗(yàn)源代碼，比較實(shí)用
標(biāo)簽： verilog hdl 實(shí)驗(yàn) 源代碼
上傳用戶：tb_6877751
用Verilog hdl寫的數(shù)字時(shí)鐘,已經(jīng)在開發(fā)板上驗(yàn)證過的,絕對(duì)原創(chuàng),使用數(shù)碼管進(jìn)行顯示!
標(biāo)簽： Verilog hdl 數(shù)字時(shí)鐘 開發(fā)板
上傳時(shí)間： 2013-12-03
上傳用戶：lnnn30
占用資源少的verilog hdl uart接口；采用固定波特率115200，可以修改程序中的分頻來修改波特率，模式為1個(gè)啟始位，8位數(shù)據(jù)位，1個(gè)停止位；帶1字節(jié)緩存；當(dāng)緩存空時(shí)輸出空信號(hào)
標(biāo)簽： verilog 115200 uart hdl
上傳時(shí)間： 2013-12-28
上傳用戶：kikye
verilog設(shè)計(jì)練習(xí)進(jìn)階,針對(duì)的讀者是 verilog hdl的初學(xué)者。
標(biāo)簽： verilog hdl 進(jìn)階 初學(xué)者
上傳時(shí)間： 2014-01-24
上傳用戶：thinode
this is a verilog hdl language referance book , tell you the basic useage of this language.
標(biāo)簽： language this referance verilog
上傳時(shí)間： 2016-02-06
上傳用戶：日光微瀾
Quick Reference for Verilog hdl
標(biāo)簽： Reference Verilog Quick hdl
上傳時(shí)間： 2016-02-08
上傳用戶：時(shí)代電子小智
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