A率/u率 壓縮與解壓縮的ip核，。 # 由AHDL語言寫成，可在MaxplusII和QuartusII中使用，源代碼加密。
標簽： A率 解壓 ip核
上傳時間： 2015-06-19
上傳用戶：aysyzxzm
本文件是altera公司fpga的ip核，從國外網站下載的免費源碼。
標簽： altera fpga
上傳時間： 2015-06-20
上傳用戶：qw12
ATA接口的ip核,經過量產的驗證,已經在quartus5.1下編譯通過了.
標簽： quartus ATA 5.1 接口
上傳時間： 2014-01-17
上傳用戶：xz85592677
DMA的控制器的ip核,和ATA控制器配合,可以實現DMA方式高速傳輸數據.
標簽： DMA ATA 控制器 ip核
上傳時間： 2014-05-30
上傳用戶：zhaiyanzhong
關于FPGA的一些常識及含ip核的VHDL設計源代碼。
標簽： FPGA VHDL 常識 ip核
上傳時間： 2013-12-11
上傳用戶：xmsmh
VHDL中ip核之參數化觸發器中文使用介紹
標簽： VHDL ip核 參數 觸發器
上傳時間： 2014-01-16
上傳用戶：宋桃子
VHDL中ip核之參數化加減法器中文使用介紹
標簽： VHDL ip核 參數 減法器
上傳時間： 2014-01-15
上傳用戶：cursor
完整的用VERILOG語言開發的USB2.0 ip核源代碼，包括文檔、仿真文件
標簽： VERILOG USB 2.0 ip核
上傳時間： 2015-07-09
上傳用戶：維子哥哥
ip核生成器生成 ip 后有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則 asyn_fifo.veo 給出了例化該核方式（或者在 Edit－>Language Template->COREGEN 中找到 verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調用了 xilinx 行為模型庫 的模塊，仿真時該文件也要加入工程。
標簽： ip ip核 生成器 比較
上傳時間： 2014-01-05
上傳用戶：頂得柱
Xilinx FPGA 的ip核，實現FFT功能的
標簽： Xilinx FPGA ip核
上傳時間： 2013-12-12
上傳用戶：han_zh
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