以Altera公司的Quartus Ⅱ 7.2作為開發工具，研究了基于FPGA的DDS ip核設計，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結果。將設計的DDS ip核封裝成為SOPC Builder自定義的組件，結合32位嵌入式CPU軟核Nios II，構成可編程片上系統（SOPC），利用極少的硬件資源實現了可重構信號源。該系統基本功能都在FPGA芯片內完成，利用 SOPC技術，在一片 FPGA 芯片上實現了整個信號源的硬件開發平臺，達到既簡化電路設計、又提高系統穩定性和可靠性的目的。
標簽： FPGA DDS ip核 設計方案
上傳時間： 2013-11-06
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介紹一款基于SOPC的TFT-LCD觸控屏控制器ip核的設計與實現。采用Verilog HDL作控制器的模塊設計，并用ModelSim仿真測試，驗證其正確性；利用嵌入式SOPC開發工具，在開發板上完成觸控屏顯示驅動及其控制模塊的系統設計，給出系統硬、軟件設計，實現TFT-LCD觸控屏彩條顯示。這款觸控屏控制器ip核具備較強的通用性和兼容性，具有一定的使用范圍和應用價值。
標簽： SOPC ip核 觸控屏控制器
上傳時間： 2013-12-24
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介紹了SoPC（System on a Programmable Chip）系統的概念和特點，給出了基于PLB總線的異步串行通信（UART）ip核的硬件設計和實現。通過將設計好的UART ip核集成到SoPC系統中加以驗證，證明了所設計的UART ip核可以正常工作。該設計方案為其他基于SoPC系統ip核的開發提供了一定的參考。
標簽： SOPC ip核 異步串行通信
上傳時間： 2013-11-12
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ip核生成文件：（Xilinx/Altera 同） ip核生成器生成 ip 后有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調用了 xilinx 行為模型庫的模塊，仿真時該文件也要加入工程。（在 ISE中點中該核，在對應的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。
標簽： modelsim 仿真 ip核 仿真庫
上傳時間： 2013-10-20
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定制簡單LED的ip核的設計源代碼
標簽： LED 定制 ip核 源代碼
上傳時間： 2013-10-19
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QuartusII中利用免費ip核的設計 作者：雷達室 以設計雙端口RAM為例說明。 Step1：打開QuartusII，選擇File—New Project Wizard，創建新工程，出現圖示對話框，點擊Next；
標簽： Quartus RAM ip核 雙端口
上傳時間： 2013-10-18
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基于FPGA的GPIB接口ip核的研究與設計
標簽： FPGA GPIB 接口 ip核
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ISE新建工程及使用ip核步驟詳解
標簽： ISE ip核 工程
上傳時間： 2015-01-01
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上傳時間： 2013-12-22
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上傳時間： 2013-11-02
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