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定制簡單LED的IP核的設(shè)計源代碼
標(biāo)簽： LED 定制 IP核 源代碼
上傳時間： 2013-10-19
上傳用戶：gyq
QuartusII中利用免費IP核的設(shè)計 作者：雷達(dá)室 以設(shè)計雙端口RAM為例說明。 Step1：打開QuartusII，選擇File—New Project Wizard，創(chuàng)建新工程，出現(xiàn)圖示對話框，點擊Next；
標(biāo)簽： Quartus RAM IP核 雙端口
上傳時間： 2013-10-18
上傳用戶：909000580
基于FPGA的GPIB接口IP核的研究與設(shè)計
標(biāo)簽： FPGA GPIB 接口 IP核
上傳用戶：wudu0932
ISE新建工程及使用IP核步驟詳解
標(biāo)簽： ISE IP核 工程
上傳時間： 2015-01-01
上傳用戶：liuxinyu2016
ISE_IP核創(chuàng)建教程及DDR3_ip核使用注意事項
標(biāo)簽： ISE_IP DDR ip 教程
上傳用戶：wangyi39
支持40 GbE、100 GbE和Interlaken的高密度硬核MLD/PCS模塊，從而提高系統(tǒng)集成度。 寬帶數(shù)據(jù)緩沖，提供1,600-Mbps外部存儲器接口。 數(shù)據(jù)包處理和流量管理功能的高效實現(xiàn)。 更高的系統(tǒng)性能，同時保持功耗和成本預(yù)算不變。
標(biāo)簽： Altera FPGA 100 GbE
上傳時間： 2013-10-16
上傳用戶：liansi
MATLAB及其在FPGA中的應(yīng)用（第2版）本書緊密結(jié)合作者在MATIAB和FPGA應(yīng)用領(lǐng)域中的實際經(jīng)驗，講述了MATIAB的基本使用方法及其在FPGA設(shè)計中的應(yīng)用。書中略去對MATIAB和FPGA的一般性介紹，以大量設(shè)計實例為切入點，將MATIAB強(qiáng)大的數(shù)值計算和算法仿真功能與當(dāng)今電子設(shè)計領(lǐng)域快速發(fā)展的FPGA設(shè)計技術(shù)相結(jié)合，重點講述了FPGA設(shè)計中的MATLAB聯(lián)合仿真問題，最后以三個大型設(shè)計實例結(jié)束全書的討論。 目錄
標(biāo)簽： MATLAB FPGA 中的應(yīng)用 電子書
上傳時間： 2013-11-15
上傳用戶：清風(fēng)冷雨
MATLAB及其在FPGA中的應(yīng)用（第2版）
標(biāo)簽： MATLAB FPGA 中的應(yīng)用
上傳時間： 2013-11-02
上傳用戶：panpanpan
NiosII軟核處理器是Altera公司開發(fā)，基于FPGA操作平臺使用的一款高速處理器，為了適應(yīng)高速運動圖像采集，提出了一種基于NiosII軟核處理的步進(jìn)電機(jī)接口設(shè)計，使用verilog HDL語言完成該接口設(shè)計，最后通過QuartusII軟件，給出了實驗仿真結(jié)果。
標(biāo)簽： NiosII 軟核處理器 步進(jìn)電機(jī) 接口設(shè)計
上傳時間： 2015-01-02
上傳用戶：妄想演繹師
以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用極少的硬件資源實現(xiàn)了可重構(gòu)信號源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用 SOPC技術(shù)，在一片 FPGA 芯片上實現(xiàn)了整個信號源的硬件開發(fā)平臺，達(dá)到既簡化電路設(shè)計、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
標(biāo)簽： FPGA DDS IP核 設(shè)計方案
上傳時間： 2013-12-22
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