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mhz

基于FPGA的數(shù)字射頻存儲器設(shè)計

數(shù)字射頻存儲器(Digital Radio FreqlJencyr：Memory DRFM)具有對射頻信號和微波信號的存儲、處理及傳輸能力，已成為現(xiàn)代雷達系統(tǒng)的重要部件。現(xiàn)代雷達普遍采用了諸如脈沖壓縮、相位編碼等更為復雜的信號處理技術(shù)，DRFM由于具有處理這些相干波形的能力，被越來越廣泛地應用于電子對抗領(lǐng)域作為射頻頻率源。目前，國內(nèi)外對DRFM技術(shù)的研究還處于起步階段，DRFM部件在采樣率、采樣精度及存儲容量等方面，還不能滿足現(xiàn)代雷達信號處理的要求。本文介紹了DRFM的量化類型、基本組成及其工作原理，在現(xiàn)有的研究基礎(chǔ)上提出了一種便于工程實現(xiàn)的設(shè)計方法，給出了基于現(xiàn)場可編程門陣列(Field Programmable Gate Array FPGA)實現(xiàn)的幅度量化DRFM設(shè)計方案。本方案的采樣率為1 GHz、采樣精度12位，具體實現(xiàn)是采用4個采樣率為250 mhz的ADC并行交替等效時間采樣以達到1 GHz的采樣率。單通道內(nèi)采用數(shù)字正交采樣技術(shù)進行相干檢波，用于保存信號復包絡(luò)的所有信息。利用FPGA器件實現(xiàn)DRFM的控制器和多路采樣數(shù)據(jù)緩沖器，采用硬件描述語言(Very High Speed}lardware Description Language VHDL)實現(xiàn)了DRFM電路的FPGA設(shè)計和功能仿真、時序分析。方案中采用了大量的低壓差分信號(Low Voltage Differential Signaling LVDS)邏輯的芯片，從而大大降低了系統(tǒng)的功耗，提高了系統(tǒng)工作的可靠性。本文最后對采用的數(shù)字信號處理算法進行了仿真，仿真結(jié)果證明了設(shè)計方案的可行性。本文提出的基于FPGA的多通道DRFM系統(tǒng)與基于專用FIFO存儲器的DRFM相比，具有更高的性能指標和優(yōu)越性。

標簽： FPGA 數(shù)字射頻存儲器

上傳時間： 2013-06-01

上傳用戶：lanwei
基于FPGA的數(shù)字頻率計的設(shè)計與實現(xiàn)

介紹了一種運用FPGA開發(fā)軟件Quartus II設(shè)計的數(shù)字頻率計。該數(shù)字頻率計的1 Hz～1 mhz輸入被測脈沖信號具有頻率測量、周期測量、脈寬測量和占空比測量等多種用途，其測試結(jié)果由3 只七段數(shù)碼

標簽： FPGA 數(shù)字頻率計

上傳時間： 2013-05-22

上傳用戶：qb1993225
峰值檢測電路

電路圖可以實現(xiàn)高頻mhz以上的檢波電路 mhz以上高頻大多數(shù)比較難實現(xiàn)。

標簽： 峰值檢測電路

上傳時間： 2013-04-24

上傳用戶：secsz2003
Blackfin系列DSP原理與系統(tǒng)設(shè)計(PDF格式)

·Blackfin系列DSP原理與系統(tǒng)設(shè)計(PDF格式)內(nèi)容提要Blackfin DSP是ADI與Intel聯(lián)合開發(fā)的體現(xiàn)高性能體系結(jié)構(gòu)的首款第四代定點DSP產(chǎn)品。在其系列產(chǎn)品中，最高時鐘頻率為600 mhz，峰值處理能力為1.2 GMIPS。本書共分8章，主要介紹了Blackfin系列芯片的結(jié)構(gòu)、特點、接口功能、軟件編程等內(nèi)容，并以視頻應用為實例介紹了一些使用方法，同時給出了幾個用于MPEG-4算

標簽： Blackfin DSP 系統(tǒng)設(shè)計

上傳時間： 2013-04-24

上傳用戶：cooran
以ARM微處理器和FPGA 芯片為核心設(shè)計了嵌入式CCD 采集系統(tǒng)

提出了基于嵌入式技術(shù)CCD 采集系統(tǒng)的新方法,并以ARM微處理器和FPGA 芯片為核心設(shè)計了嵌入式CCD 采集系統(tǒng),解決了傳統(tǒng)采集方法中系統(tǒng)過于龐大和復雜的問題,具有結(jié)構(gòu)簡單、小型化和智能化的特點。試驗結(jié)果表明,該系統(tǒng)實現(xiàn)了CCD 輸出圖像的高速采集和實時顯示,數(shù)據(jù)采集速率達到5 mhz。

標簽： FPGA ARM CCD 微處理器

上傳時間： 2013-08-15

上傳用戶：baitouyu
高增益低功耗恒跨導軌到軌CMOS運放設(shè)計

基于CSMC的0.5 μmCMOS工藝，設(shè)計了一個高增益、低功耗、恒跨導軌到軌CMOS運算放大器，采用最大電流選擇電路作為輸入級，AB類結(jié)構(gòu)作為輸出級。通過cadence仿真，其輸入輸出均能達到軌到軌，整個電路工作在3 V電源電壓下，靜態(tài)功耗僅為0.206 mW，驅(qū)動10pF的容性負載時，增益高達100.4 dB，單位增益帶寬約為4.2 mhz，相位裕度為63°。

標簽： CMOS 增益低功耗軌到軌

上傳時間： 2013-11-04

上傳用戶：xlcky
小型化數(shù)字測頻接收機

本文介紹了AD公司的RF/IF相位和幅度測量芯片AD8302，并以此芯片為核心，組合功分器、延遲線和FPGA芯片設(shè)計了瞬時測頻接收機，改進了傳統(tǒng)的設(shè)計方案。依照設(shè)計制作了測頻系統(tǒng)，并對系統(tǒng)整體性能進行了測試，測試結(jié)果表明本系統(tǒng)可以準確測量1.4~2.0 GHz范圍內(nèi)的信號，測頻精度為10 mhz。

標簽： 數(shù)字測頻接收機

上傳時間： 2013-10-26

上傳用戶：zsjzc
基于ATF54143平衡式低噪聲放大器的設(shè)計

基于低噪聲放大器（LNA）的噪聲系數(shù)和駐波比之間的矛盾，本文采用安捷倫公司的ATF54143晶體管計了一款工作于890~960 mhz平衡式低噪聲放大器。該設(shè)計分為兩部分：3 dB 90°相移定向耦合器和并聯(lián)的低噪聲放大器。本文中首先介紹LNA相關(guān)理論，然后通過安捷倫公司的ADS仿真軟件進行電路仿真，仿真結(jié)果滿足設(shè)計要求，達到了低噪聲系數(shù)和良好地駐波比要求。此文也為后面電路的設(shè)計和調(diào)試提供了理論支持。

標簽： 54143 ATF 平衡式低噪聲放大器

上傳時間： 2013-11-02

上傳用戶：410805624
寬帶低EVM直接變頻發(fā)射機

本電路為寬帶直接變頻發(fā)射機模擬部分的完整實施方案（模擬基帶輸入、RF輸出）。通過使用鎖相環(huán)(PLL)和寬帶集成電壓控制振蕩器(VCO)，本電路支持500 mhz至4.4 GHz范圍內(nèi)的RF頻率。PLL中的LO執(zhí)行諧波濾波，確保提供出色的正交精度。低噪聲LDO確保電源管理方案對相位噪聲和EVM沒有不利影響。這種器件組合可以提供500 mhz至4.4 GHz頻率范圍內(nèi)業(yè)界領(lǐng)先的直接變頻發(fā)射機性能。

標簽： EVM 寬帶發(fā)射機直接變頻

上傳時間： 2013-11-23

上傳用戶：墻角有棵樹
實現(xiàn)UXGA解決方案的雙通道AD9981設(shè)計準則

借助AD9981，利用一種雙芯片“乒乓”配置可以實現(xiàn)超過110 mhz的像素時鐘速率。雙芯片解決方案與交替像素采樣解決方案的不同之處在于，前者可以維持全速刷新率。雙通道AD9981設(shè)計有多種實現(xiàn)方式。本應用筆記旨在讓用戶了解在實現(xiàn)這種配置時需要考慮的因素。相關(guān)變量包括布局和路由限制、時鐘選擇、圖形控制要求和最高速率要求等。

標簽： UXGA 9981 AD 方案

上傳時間： 2013-10-11

上傳用戶：shinesyh