隨著電子工業(yè)應(yīng)用領(lǐng)域需求的增長(zhǎng)，要實(shí)現(xiàn)復(fù)雜程度較高的數(shù)字電子系統(tǒng)，對(duì)數(shù)據(jù)處理能力提出越來(lái)越高的要求。定點(diǎn)運(yùn)算已經(jīng)很難滿足高性能數(shù)字系統(tǒng)的需要，而浮點(diǎn)數(shù)相對(duì)于定點(diǎn)數(shù)，具有表述范圍寬，有效精度高等優(yōu)點(diǎn)，在航空航天、遙感、機(jī)器人技術(shù)以及涉及指數(shù)運(yùn)算和信號(hào)處理等領(lǐng)域有著廣泛的應(yīng)用。對(duì)浮點(diǎn)運(yùn)算的要求主要體現(xiàn)在兩個(gè)方面：一是速度，即如何快速有效的完成浮點(diǎn)運(yùn)算；二是精度，即浮點(diǎn)運(yùn)算能夠提供多少位的有效數(shù)字。 計(jì)算機(jī)性價(jià)比的提高以及可編程邏輯器件的出現(xiàn)，對(duì)傳統(tǒng)的數(shù)字電子系統(tǒng)設(shè)計(jì)方法進(jìn)行了變革。FPGA(Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列)讓設(shè)計(jì)師通過(guò)設(shè)計(jì)芯片來(lái)實(shí)現(xiàn)電子系統(tǒng)的功能，將傳統(tǒng)的固件選用及電路板設(shè)計(jì)工作放在芯片設(shè)計(jì)中進(jìn)行。FPGA可以完成極其復(fù)雜的時(shí)序與組合邏輯電路功能，適用于高速、高密度，如運(yùn)算器、數(shù)字濾波器、二維卷積器等具有復(fù)雜算法的邏輯單元和信號(hào)處理單元的邏輯設(shè)計(jì)領(lǐng)域。 鑒于FPGA技術(shù)的特點(diǎn)和浮點(diǎn)運(yùn)算的廣泛應(yīng)用，本文基于FPGA將浮點(diǎn)運(yùn)算結(jié)合實(shí)際應(yīng)用設(shè)計(jì)一個(gè)觸摸式浮點(diǎn)計(jì)算器，主要目的是通過(guò)VHDL語(yǔ)言編程來(lái)實(shí)現(xiàn)浮點(diǎn)數(shù)的加減、乘除和開(kāi)方等基本運(yùn)算功能。 (1)給出系統(tǒng)的整體框架設(shè)計(jì)和各模塊的實(shí)現(xiàn)，包括芯片的選擇、各模塊之間的時(shí)序以及控制、每個(gè)運(yùn)算模塊詳細(xì)的工作原理和算法設(shè)計(jì)流程； (2)通過(guò)VHDL語(yǔ)言編程來(lái)實(shí)現(xiàn)浮點(diǎn)數(shù)的加減、乘除和開(kāi)方等基本運(yùn)算功能； (3)在Xilinx ISE環(huán)境下，對(duì)系統(tǒng)的主要模塊進(jìn)行開(kāi)發(fā)設(shè)計(jì)及功能仿真，驗(yàn)證了基于FPGA的浮點(diǎn)運(yùn)算。
標(biāo)簽： FPGA 浮點(diǎn)運(yùn)算器
上傳時(shí)間： 2013-04-24
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現(xiàn)場(chǎng)可編程門陣列(FPGA，F(xiàn)ield Programmable Gate Array)是可編程邏輯器件的一種，它的出現(xiàn)是隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來(lái)獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路(ASIC，Application Specific Integrated Circuit)．芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中?，F(xiàn)在，F(xiàn)PGA已廣泛地運(yùn)用于通信領(lǐng)域、消費(fèi)類電子和車用電子。 本文中涉及的I/O端口模塊是FPGA中最主要的幾個(gè)大模塊之一，它的主要作用是提供封裝引腳到CLB之間的接口，將外部信號(hào)引入FPGA內(nèi)部進(jìn)行邏輯功能的實(shí)現(xiàn)并把結(jié)果輸出給外部電路，并且根據(jù)需要可以進(jìn)行配置來(lái)支持多種不同的接口標(biāo)準(zhǔn)。FPGA允許使用者通過(guò)不同編程來(lái)配置實(shí)現(xiàn)各種邏輯功能，在IO端口中它可以通過(guò)選擇配置方式來(lái)兼容不同信號(hào)標(biāo)準(zhǔn)的I/O緩沖器電路。總體而言，可選的I/O資源的特性包括：IO標(biāo)準(zhǔn)的選擇、輸出驅(qū)動(dòng)能力的編程控制、擺率選擇、輸入延遲和維持時(shí)間控制等。 本文是關(guān)于FPGA中多標(biāo)準(zhǔn)兼容可編程輸入輸出電路(Input/Output Block)的設(shè)計(jì)和實(shí)現(xiàn)，該課題是成都華微電子系統(tǒng)有限公司FPGA大項(xiàng)目中的一子項(xiàng)，目的為在更新的工藝水平上設(shè)計(jì)出能夠兼容單端標(biāo)準(zhǔn)的I/O電路模塊；同時(shí)針對(duì)以前設(shè)計(jì)的I/O模塊不支持雙端標(biāo)準(zhǔn)的缺點(diǎn)，要求新的電路模塊中擴(kuò)展出雙端標(biāo)準(zhǔn)的部分。文中以低壓雙端差分標(biāo)準(zhǔn)(LVDS)為代表構(gòu)建雙端標(biāo)準(zhǔn)收發(fā)轉(zhuǎn)換電路，與單端標(biāo)準(zhǔn)比較，LVDS具有很多優(yōu)點(diǎn)： (1)LVDS傳輸?shù)男盘?hào)擺幅小，從而功耗低，一般差分線上電流不超過(guò)4mA，負(fù)載阻抗為100Ω。這一特征使它適合做并行數(shù)據(jù)傳輸。 (2)LVDS信號(hào)擺幅小，從而使得該結(jié)構(gòu)可以在2.5V的低電壓下工作。 (3)LVDS輸入單端信號(hào)電壓可以從0V到2.4V變化，單端信號(hào)擺幅為400mV，這樣允許輸入共模電壓從0.2V到2.2V范圍內(nèi)變化，也就是說(shuō)LVDS允許收發(fā)兩端地電勢(shì)有±1V的落差。 本文采用0.18μm1.8V/3.3V混合工藝，輔助Xilinx公司FPGA開(kāi)發(fā)軟件ISE，設(shè)計(jì)完成了可以用于Virtex系列各低端型號(hào)FPGA的IOB結(jié)構(gòu)，它有靈活的可配置性和出色的適應(yīng)能力，能支持大量的I/O標(biāo)準(zhǔn)，其中包括單端標(biāo)準(zhǔn)，也包括雙端標(biāo)準(zhǔn)如LVDS等。它具有適應(yīng)性的優(yōu)點(diǎn)、可選的特性和考慮到被文件描述的硬件結(jié)構(gòu)特征，這些特點(diǎn)可以改進(jìn)和簡(jiǎn)化系統(tǒng)級(jí)的設(shè)計(jì)，為最終的產(chǎn)品設(shè)計(jì)和生產(chǎn)打下基礎(chǔ)。設(shè)計(jì)中對(duì)包括20種IO標(biāo)準(zhǔn)在內(nèi)的各電器參數(shù)按照用戶手冊(cè)描述進(jìn)行仿真驗(yàn)證，性能參數(shù)已達(dá)到預(yù)期標(biāo)準(zhǔn)。
標(biāo)簽： FPGA 標(biāo)準(zhǔn) 可編程
上傳時(shí)間： 2013-05-15
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對(duì)弓網(wǎng)故障的檢測(cè)是當(dāng)今列車檢測(cè)的一項(xiàng)重要任務(wù)。原始故障視頻圖像具有極大的數(shù)據(jù)量，使實(shí)時(shí)存儲(chǔ)和傳輸故障視頻圖像極其困難。由于視頻的數(shù)據(jù)量相當(dāng)大，需要采用先進(jìn)的視頻編解碼協(xié)議進(jìn)行處理，進(jìn)而實(shí)現(xiàn)檢測(cè)現(xiàn)場(chǎng)的實(shí)時(shí)監(jiān)控。 @@ H．264/AVC(Advanced Video Coding)作為MPEG-4的第10部分，因其具有超高的壓縮效率、極好的網(wǎng)絡(luò)親和性，而被廣泛研究與應(yīng)用。H．264/AVC采用了先進(jìn)的算法，主要有整數(shù)變換、1/4像素精度插值、多模式幀間預(yù)測(cè)、抗塊效應(yīng)濾波器和熵編碼等。 @@ 本文使用硬件描述語(yǔ)言Verilog，以紅色颶風(fēng) II開(kāi)發(fā)板作為硬件平臺(tái)，在開(kāi)發(fā)工具QUARTUSII 6．0和MODELSIM_SE 6．1B環(huán)境中完成軟核的設(shè)計(jì)與仿真驗(yàn)證。以Altera公司的CycloneII FPGA(Field Programmable Gate Array)EP2C35F484C8作為核心芯片，實(shí)現(xiàn)視頻圖像采集、存儲(chǔ)、顯示以及實(shí)現(xiàn)H．264/AVC部分算法的基本系統(tǒng)。 @@ FPGA以其設(shè)計(jì)靈活、高速、具有豐富的布線資源等特性，逐漸成為許多系統(tǒng)設(shè)計(jì)的首選，尤其是與Verilog和VHDL等語(yǔ)言的結(jié)合，大大變革了電子系統(tǒng)的設(shè)計(jì)方法，加速了系統(tǒng)的設(shè)計(jì)進(jìn)程。 @@ 本文首先分析了FPGA的特點(diǎn)、設(shè)計(jì)流程、verilog語(yǔ)言等，然后對(duì)靜態(tài)圖像及視頻圖像的編解碼進(jìn)行詳細(xì)的分析，比如H．264/AVC中的變換、量化、熵編碼等：并以JM10．2為平臺(tái)，運(yùn)用H．264/AVC算法對(duì)視頻序列進(jìn)行大量的實(shí)驗(yàn)，對(duì)不同分辨率、量化步長(zhǎng)、視頻序列進(jìn)行編解碼以及對(duì)結(jié)果進(jìn)行分析。接著以紅色颶風(fēng)II開(kāi)發(fā)板為平臺(tái)，進(jìn)行視頻圖像的采集存儲(chǔ)、顯示分析，其中詳細(xì)分析了SAA7113的配置、CCD信號(hào)的A/D轉(zhuǎn)換、I2C總線、視頻的數(shù)字化ITU-R BT．601標(biāo)準(zhǔn)介紹及視頻同步信號(hào)的獲取、基于SDRAM的視頻幀存儲(chǔ)、VGA顯示控制設(shè)計(jì)；最后運(yùn)用verilog語(yǔ)言實(shí)現(xiàn)H．264/AVC部分算法，并進(jìn)行功能仿真，得到預(yù)計(jì)的效果。 @@ 本文實(shí)現(xiàn)了整個(gè)視頻信號(hào)的采集存儲(chǔ)、顯示流程，詳細(xì)研究了H．264/AVC算法，并運(yùn)用硬件語(yǔ)言實(shí)現(xiàn)了部分算法，對(duì)視頻編解碼芯片的設(shè)計(jì)具有一定的參考價(jià)值。 @@關(guān)鍵詞：FPGA；H．264/AVC；視頻；verilog；編解碼
上傳時(shí)間： 2013-04-24
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擴(kuò)頻通信，即擴(kuò)展頻譜通信技術(shù)(Spread Spectrum Communication)，它與光纖通信、衛(wèi)星通信一同被譽(yù)為進(jìn)入信息時(shí)代的三大高技術(shù)通信傳輸方式。 擴(kuò)頻通信是將待傳送的信息數(shù)據(jù)用偽隨機(jī)編碼序列，也即擴(kuò)頻序列(SpreadSequence)調(diào)制，實(shí)現(xiàn)頻譜擴(kuò)展后再進(jìn)行傳輸。接收端則采用相同的編碼進(jìn)行解調(diào)及相關(guān)處理，恢復(fù)出原始信息數(shù)據(jù)。 擴(kuò)頻通信系統(tǒng)與常規(guī)的通信系統(tǒng)相比，具有很強(qiáng)的抗人為干擾，抗窄帶干擾，抗多徑干擾的能力，并具有信息隱蔽、多址保密通信等特點(diǎn)。 現(xiàn)場(chǎng)可編輯門陣列FPGA(Field Programmable Gate Array)提供了極強(qiáng)的靈活性，可讓設(shè)計(jì)者開(kāi)發(fā)出滿足多種標(biāo)準(zhǔn)的產(chǎn)品。FPGA所固有的靈活性和性能也可讓設(shè)計(jì)者緊跟新標(biāo)準(zhǔn)的變化，并能提供可行的方法來(lái)滿足不斷變化的標(biāo)準(zhǔn)要求。 EDA 工具的出現(xiàn)使用戶在對(duì)FPGA設(shè)計(jì)的輸入、綜合、仿真時(shí)非常方便。EDA打破了軟硬件之間最后的屏障，使軟硬件工程師們有了真正的共同語(yǔ)言，使目前一切仍處于計(jì)算機(jī)輔助設(shè)計(jì)(CAD)和規(guī)劃的電子設(shè)計(jì)活動(dòng)產(chǎn)生了實(shí)在的設(shè)計(jì)實(shí)體論文對(duì)擴(kuò)頻通信系統(tǒng)和FPGA設(shè)計(jì)方法進(jìn)行了相關(guān)研究，并且用Altera公司的最新的FPGA開(kāi)發(fā)平臺(tái)QuartusII實(shí)現(xiàn)了一個(gè)基帶擴(kuò)頻通信系統(tǒng)的發(fā)送端部分，最后用軟件Protel99SE設(shè)計(jì)了相應(yīng)的硬件電路。 該系統(tǒng)的設(shè)計(jì)主要分為兩個(gè)部分。第一部分是用QuartusII軟件設(shè)計(jì)了系統(tǒng)的VHDL語(yǔ)言描述代碼，并對(duì)系統(tǒng)中每個(gè)模塊和整個(gè)系統(tǒng)進(jìn)行相應(yīng)的功能仿真和時(shí)序時(shí)延仿真；第二部分是設(shè)計(jì)了以FPGA芯片EP1C3T144C8N為核心的系統(tǒng)硬件電路，并進(jìn)行了相關(guān)測(cè)試，完成了預(yù)定的功能。
上傳時(shí)間： 2013-07-26
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根據(jù)交通部公布的數(shù)據(jù)，交通事故呈逐年上升趨勢(shì)，交通事故不僅給公民的財(cái)產(chǎn)造成了損失，而且給公民的人身安全也會(huì)造成威脅。因此如何更好地避免交通事故成為一個(gè)焦點(diǎn)課題，汽車安全系統(tǒng)更是成為汽車生產(chǎn)商和研究機(jī)構(gòu)的研究熱點(diǎn)。 當(dāng)前汽車安全系統(tǒng)有兩大種類：一是被動(dòng)式安全系統(tǒng)。例如：安全帶，安全氣囊等。二是主動(dòng)式安全系統(tǒng)。主動(dòng)安全系統(tǒng)又分為主動(dòng)被動(dòng)式和主動(dòng)自動(dòng)式。前者有ABS等。后者有汽車自動(dòng)防撞系統(tǒng)和倒車?yán)走_(dá)等。 本文采用激光測(cè)距系統(tǒng)，開(kāi)發(fā)一種汽車在高速公路上行駛的主動(dòng)式防撞系統(tǒng)，本文的重點(diǎn)是開(kāi)發(fā)測(cè)距預(yù)警系統(tǒng)，采用專門的激光測(cè)距芯片和接收芯片，并采用FPGA(Filed Programmable Gate Array)作為主控芯片，對(duì)前車進(jìn)行有效的監(jiān)控，根據(jù)檢測(cè)得到的數(shù)據(jù)，實(shí)時(shí)提出建議和報(bào)警，提醒駕駛員減速或者采取制動(dòng)措施，從而達(dá)到預(yù)防追尾碰撞的目的。本文工作主要有以下幾個(gè)方面： 1) 在比較分析激光、雷達(dá)和毫米波等測(cè)距方法的基礎(chǔ)上，根據(jù)市場(chǎng)需求及潛在用戶分析，確定采用激光脈沖測(cè)距方式。針對(duì)激光脈沖測(cè)距存在的技術(shù)難題，提出以FPGA作為系統(tǒng)核心控制模塊的測(cè)距系統(tǒng)設(shè)計(jì)方案。 2) 根據(jù)對(duì)車載動(dòng)態(tài)測(cè)距系統(tǒng)測(cè)量精度、測(cè)量頻率和測(cè)量范圍的基本要求，結(jié)合脈沖激光測(cè)距的特點(diǎn)，提出采用多頭脈沖激光測(cè)距和多周期脈沖測(cè)量的技術(shù)方案。該方案可有效提高系統(tǒng)測(cè)距精度和測(cè)量范圍，降低系統(tǒng)成本。 3) 基于上述方案，完成了基于FPGA的多頭脈沖激光測(cè)距系統(tǒng)的各功能模塊的詳細(xì)設(shè)計(jì)、功能仿真、綜合優(yōu)化及板級(jí)測(cè)試實(shí)驗(yàn)。實(shí)驗(yàn)表明，各主要功能模塊基本達(dá)到預(yù)期設(shè)計(jì)要求，為測(cè)距系統(tǒng)的后期開(kāi)發(fā)奠定了基礎(chǔ)。 4) 完成了激光測(cè)距傳感器外圍光電轉(zhuǎn)換電路、電源轉(zhuǎn)換電路及通訊接口的設(shè)計(jì)、制作、安裝及實(shí)驗(yàn)室調(diào)試。 5) 最后對(duì)論文研究工作進(jìn)行了總結(jié)，提出了系統(tǒng)的不足之處和進(jìn)一步研究工作的方向。
標(biāo)簽： FPGA 激光測(cè)距系統(tǒng)
上傳時(shí)間： 2013-05-24
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語(yǔ)音編碼技術(shù)始終是語(yǔ)音研究的熱點(diǎn)。語(yǔ)音編碼作為多媒體通信中信息傳輸?shù)囊粋€(gè)重要環(huán)節(jié)，越來(lái)越受到廣泛的重視。G729是由美國(guó)、法國(guó)、日本和加拿大的幾家著名國(guó)際電信實(shí)體聯(lián)合開(kāi)發(fā)的，國(guó)際電信聯(lián)盟(ITU-T)于1995年11月正式通過(guò)了G729。96年ITU-T又制定了G729的簡(jiǎn)化方案G729A，主要降低了計(jì)算的復(fù)雜度以便于實(shí)時(shí)實(shí)現(xiàn)。因其具有良好的合成語(yǔ)音質(zhì)量、適中的復(fù)雜度、較低的時(shí)延等優(yōu)點(diǎn)，G729A標(biāo)準(zhǔn)已被廣泛應(yīng)用在VOIP網(wǎng)關(guān)、IP電話中。 論文利用Altera公司的新一代可編程邏輯器件在數(shù)字信號(hào)處理領(lǐng)域的優(yōu)勢(shì)，對(duì)G729A語(yǔ)音編碼中的線性預(yù)測(cè)(LP)濾波器系數(shù)提取的FPGA(現(xiàn)場(chǎng)可編程門陣列，F(xiàn)ield Programmable Gate Array)實(shí)現(xiàn)進(jìn)行了深入研究。論文首先對(duì)語(yǔ)音信號(hào)處理及其發(fā)展進(jìn)行介紹，深入討論了G729A語(yǔ)音編解碼技術(shù)。第二，對(duì)Altera公司的Stratix系列可編程器件的內(nèi)部結(jié)構(gòu)進(jìn)行了研究，分析了在QuartusII開(kāi)發(fā)平臺(tái)上進(jìn)行FPGA設(shè)計(jì)的流程。第三，基于FPGA，對(duì)G729A編碼系統(tǒng)的LP分析部分做了具體設(shè)計(jì)，其中包括自相關(guān)函數(shù)和杜賓(Durbin)遞推兩個(gè)主要功能模塊，并對(duì)其工作過(guò)程進(jìn)行了詳細(xì)的分析。第四，針對(duì)系統(tǒng)所使用的除法運(yùn)算都是商小于1的特點(diǎn)，設(shè)計(jì)并實(shí)現(xiàn)了一個(gè)系統(tǒng)專用的除法器模塊。最后，在Altera FPGA目標(biāo)芯片EP1S30F780C7上，對(duì)LP分析系統(tǒng)進(jìn)行了驗(yàn)證，證明了方案的可行性。
標(biāo)簽： G729A FPGA 語(yǔ)音編解碼
上傳時(shí)間： 2013-06-20
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隨著數(shù)字電子技術(shù)的發(fā)展，數(shù)字信號(hào)處理廣泛應(yīng)用于聲納、雷達(dá)、通訊語(yǔ)音處理和圖像處理等領(lǐng)域?？焖俑盗⑷~變換(Fast Fourier Transform，F(xiàn)FT)在數(shù)字信號(hào)處理系統(tǒng)中起著很重要的作用，F(xiàn)FT 有效地提高了離散傅立葉變換(Discret Fourier Transform，DFT)的運(yùn)算效率。 處理器一般要求具有高速度、高精度、大容量和實(shí)時(shí)處理的性能，而現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Array，F(xiàn)PGA)是近年來(lái)迅速發(fā)展起來(lái)的新型可編程器件，在處理大規(guī)模數(shù)據(jù)方面，有極大的優(yōu)勢(shì)。論文采用了在FPGA中實(shí)現(xiàn)FFT算法的方案。 數(shù)字信號(hào)處理板的硬件電路設(shè)計(jì)是本論文的重要部分之一。在介紹了FFT以及波束形成的基本原理和基本方法的基礎(chǔ)上，根據(jù)實(shí)時(shí)處理的要求，給出了數(shù)字信號(hào)處理板的硬件設(shè)計(jì)方案并對(duì)硬件電路的實(shí)現(xiàn)進(jìn)行了分析和說(shuō)明。 依據(jù)數(shù)字系統(tǒng)的設(shè)計(jì)方法，分別采用基二按時(shí)間抽取FFT算法、基四按時(shí)間抽取FFT算法以及FFT兆核函數(shù)三種方法利用硬件描述語(yǔ)言(VHSICHardware Description Language，VHDL)實(shí)現(xiàn)了1024點(diǎn)的FFT，接著對(duì)三種方法進(jìn)行了評(píng)估，得出了FPGA完全能滿足處理器的實(shí)時(shí)處理的要求的結(jié)論。然后根據(jù)通用串行總線(Universial Serial Bus，USB)協(xié)議，利用VHDL語(yǔ)言編寫了USB接口芯片ISP1581的固件程序，實(shí)現(xiàn)了設(shè)備的枚舉過(guò)程。
上傳時(shí)間： 2013-06-27
上傳用戶：a937518043
隨著存儲(chǔ)技術(shù)的迅速發(fā)展，存儲(chǔ)業(yè)務(wù)需求的不斷增長(zhǎng)，獨(dú)立的磁盤冗余陣列可利用多個(gè)磁盤并行存取提高存儲(chǔ)系統(tǒng)的性能。磁盤陣列技術(shù)采用硬件和軟件兩種方式實(shí)現(xiàn)，軟件RAID（Redundant Array of Independent Disks）主要利用操作系統(tǒng)提供的軟件實(shí)現(xiàn)磁盤冗余陣列功能，對(duì)系統(tǒng)資源利用率高，節(jié)省成本。硬件RAID將大部分RAID功能集成到一塊硬件控制器中，系統(tǒng)資源占用率低，可移植性好。 分析了軟件RAID的性能瓶頸，使用硬件直接完成部分計(jì)算提高軟件RAID性能。針對(duì)RAID5采用FPGA（Field Programmable Gate Array）技術(shù)實(shí)現(xiàn)RAID控制器硬件設(shè)計(jì)，完成磁盤陣列啟動(dòng)、數(shù)據(jù)緩存（Cache）以及數(shù)據(jù)XOR校驗(yàn)等功能。基于硬件RAID的理論，提出一種基于Virtex-4的硬件RAID控制器的系統(tǒng)設(shè)計(jì)方案：獨(dú)立微處理器和較大容量的內(nèi)存；實(shí)現(xiàn)RAID級(jí)別遷移，在線容量擴(kuò)展，在線數(shù)據(jù)熱備份等高效、用戶可定制的高級(jí)RAID功能；利用Virtex-4內(nèi)置硬PowerPC完成RAID服務(wù)器部分配置和管理工作，運(yùn)行Linux操作系統(tǒng)、RAID管理軟件等。控制器既可以作為RAID控制卡在服務(wù)器上使用，也可作為一個(gè)獨(dú)立的系統(tǒng)，成為磁盤陣列的調(diào)試平臺(tái)。 隨著集成電路的發(fā)展，芯片的體積越來(lái)越小，電路的布局布線密度越來(lái)越大，信號(hào)的工作頻率也越來(lái)越高，高速電路的傳輸線效應(yīng)和信號(hào)完整性問(wèn)題越來(lái)越明顯。RAID控制器屬于高速電路的范疇，在印刷電路板（Printed Circuit Block, PCB）實(shí)現(xiàn)時(shí)分別從疊層設(shè)計(jì)、布局、電源完整性、阻抗匹配和串?dāng)_等方面考慮了信號(hào)完整性問(wèn)題，并基于IBIS（I/O Buffer Information Specification）模型進(jìn)行了信號(hào)完整性分析及仿真。
上傳時(shí)間： 2013-04-24
上傳用戶：jeffery
隨著數(shù)字視頻廣播的發(fā)展，觀眾將會(huì)面對(duì)越來(lái)越多綜合或?qū)ｉT頻道的選擇，欣賞到更高品質(zhì)，更多服務(wù)的節(jié)目。而廣播業(yè)者則要為這些節(jié)目的版權(quán)購(gòu)買，制作而承受更高的成本，單純的廣告收入已經(jīng)不夠。要求對(duì)用戶收取一定的收視費(fèi)用，而另一方面，調(diào)查也顯示用戶是愿意預(yù)付一定費(fèi)用以獲得更好服務(wù)的。條件接受系統(tǒng)(Conditional Access system)就是為了商業(yè)目的而對(duì)某些廣播服務(wù)實(shí)施接入控制，決定一個(gè)數(shù)字接受設(shè)備能否將特定的廣播節(jié)目展現(xiàn)給最終用戶的系統(tǒng)。CA技術(shù)要求既能使用戶自由選擇收看節(jié)目又能保護(hù)廣播業(yè)者的利益，確算只有已支付了或即將支付費(fèi)用的用戶才能收看到所選的電視節(jié)目。在數(shù)字電視領(lǐng)域中，CA系統(tǒng)無(wú)疑將成為發(fā)展新服務(wù)的必需條件。但是在不同的運(yùn)營(yíng)商可能會(huì)使用不同的CA系統(tǒng)，在不同的CA系統(tǒng)之間進(jìn)行互操作所必需共同遵守的最基本條件是：通用的加擾算法。每個(gè)用戶接收設(shè)備中應(yīng)集成相應(yīng)的解擾模塊。在我國(guó)國(guó)家標(biāo)準(zhǔn)--數(shù)字電視條件接收系統(tǒng)GY/Z 175-2001的附錄H中有詳細(xì)的描述。 FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)?？梢哉f(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 首先本文簡(jiǎn)要介紹CA系統(tǒng)的目的和組成，F(xiàn)PGA的結(jié)構(gòu)和原理，優(yōu)勢(shì)。然后介紹了利用FPGA來(lái)實(shí)現(xiàn)CA系統(tǒng)主要組成部分即加擾的原理和步驟，分析算法，劃分邏輯結(jié)構(gòu)，軟件仿真，劃分硬件模塊，硬件性能分析，驗(yàn)證平臺(tái)構(gòu)建，硬件實(shí)現(xiàn)等。 然后對(duì)以上各個(gè)部分做詳細(xì)的闡述。同時(shí)為了指導(dǎo)FPGA設(shè)計(jì)，給出了FPGA的結(jié)構(gòu)和原理與FPGA設(shè)計(jì)的基本原則、設(shè)計(jì)的基本技巧、設(shè)計(jì)的基本流程； 最后給出了該加擾系統(tǒng)的測(cè)試與驗(yàn)證方法以及驗(yàn)證和測(cè)試結(jié)果。
上傳時(shí)間： 2013-06-22
上傳用戶：chongchong2016
該文探討了以FPGA(Field Programmable Gates Array)為平臺(tái),使用HDL(Hardware Description Language)語(yǔ)言設(shè)計(jì)并實(shí)現(xiàn)符合JPEG靜態(tài)圖象壓縮算法基本模式標(biāo)準(zhǔn)的圖象壓縮芯片.在簡(jiǎn)要介紹JPEG基本模式標(biāo)準(zhǔn)和FPGA設(shè)計(jì)流程的基礎(chǔ)上,針對(duì)JPEG基本模式硬件編碼器傳統(tǒng)結(jié)構(gòu)的缺點(diǎn),提出了一種新的改進(jìn)結(jié)構(gòu).JPEG基本模式硬件編碼器改進(jìn)結(jié)構(gòu)的設(shè)計(jì)思想、設(shè)計(jì)結(jié)構(gòu)和Verilog設(shè)計(jì)實(shí)現(xiàn)在其后章節(jié)中進(jìn)行了詳細(xì)闡述,并分別給出了改進(jìn)結(jié)構(gòu)中各個(gè)模塊的單獨(dú)測(cè)試結(jié)果.在該文的測(cè)試部分,闡述利用實(shí)際圖像作為輸入,從FPGA的輸出得到了正確的壓縮圖像,計(jì)算了相應(yīng)的圖像壓縮速度和圖象質(zhì)量指標(biāo),并與軟件壓縮的速度和結(jié)果做了對(duì)比,提出了未來(lái)的改進(jìn)建議.
標(biāo)簽： FPGA JPEG 圖像壓縮 芯片設(shè)計(jì)
上傳時(shí)間： 2013-04-24
上傳用戶：Andy123456
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