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modelsim

Mentor公司的modelsim是業(yè)界最優(yōu)秀的HDL語(yǔ)言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無(wú)關(guān)，便于保護(hù)IP核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。

UART是一種廣泛應(yīng)用于短距離、低速、低成本通信的串行傳輸接口.由于常用UART芯片比較復(fù)雜且移植性差,提出一種采用可編程器件FPGA實(shí)現(xiàn)UART的方法, 實(shí)現(xiàn)了對(duì)UART的模塊化設(shè)計(jì).首先簡(jiǎn)要介紹U

UART是一種廣泛應(yīng)用于短距離、低速、低成本通信的串行傳輸接口.由于常用UART芯片比較復(fù)雜且移植性差,提出一種采用可編程器件FPGA實(shí)現(xiàn)UART的方法, 實(shí)現(xiàn)了對(duì)UART的模塊化設(shè)計(jì).首先簡(jiǎn)要介紹UART的基本特點(diǎn),然后依據(jù)其系統(tǒng)組成設(shè)計(jì)頂層模塊,再采用有限狀態(tài)機(jī)設(shè)計(jì)接收器模塊和發(fā)送器模塊,所有功能的實(shí)現(xiàn)全部采用VHDL進(jìn)行描述,并用modelsim軟件對(duì)所有模塊仿真實(shí)現(xiàn).最后將UART的核心功能集成到FPGA上,使整體設(shè)計(jì)緊湊,小巧,實(shí)現(xiàn)的UART功能穩(wěn)定、可靠.

標(biāo)簽： UART FPGA 應(yīng)用于低速

上傳時(shí)間： 2013-12-01

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串口的Verilog源程序

串口的Verilog源程序，可以用modelsim下進(jìn)行仿真調(diào)試

標(biāo)簽： Verilog 串口源程序

上傳時(shí)間： 2013-12-16

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8051內(nèi)核的設(shè)計(jì)

8051內(nèi)核的設(shè)計(jì)，用Verilog硬件描述語(yǔ)言實(shí)現(xiàn)，在modelsim環(huán)境下進(jìn)行仿真。

標(biāo)簽： 8051 內(nèi)核

上傳時(shí)間： 2017-07-27

上傳用戶：miaochun888
Intel微處理器8088的VHDL實(shí)現(xiàn)

Intel微處理器8088的VHDL實(shí)現(xiàn)，可以用modelsim進(jìn)行仿真測(cè)試。

標(biāo)簽： Intel 8088 VHDL 微處理器

上傳時(shí)間： 2017-08-21

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modelsim

modolsim 6.5 的破解文件和在readme中有破解步驟

標(biāo)簽： modolsim 6.5 破解

上傳時(shí)間： 2015-05-14

上傳用戶：qwe123321
modelsim

modelsim6.5軟件的安裝與破解教程

標(biāo)簽： modelsim

上傳時(shí)間： 2015-06-11

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RISC—cpu

通過(guò)modelsim軟件編寫源代碼并且仿真實(shí)現(xiàn) 精簡(jiǎn)的CPU設(shè)計(jì)

標(biāo)簽： cpu Verilog modelsim

上傳時(shí)間： 2015-12-11

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FIR數(shù)字濾波器的FPGA實(shí)現(xiàn)研究

采用Verilog HDL語(yǔ)言分剮實(shí)現(xiàn)了FIR數(shù)字濾波器的改進(jìn)的串行結(jié)構(gòu)、并行結(jié)構(gòu)以及DA結(jié)構(gòu)，并在modelsim仿真驗(yàn)證平臺(tái)中仿真了實(shí)現(xiàn)設(shè)計(jì)。

標(biāo)簽： FIR數(shù)字濾波器 FPGA

上傳時(shí)間： 2015-12-22

上傳用戶：shikg1245
phase_test

鎖相環(huán)中的鑒頻和鑒相作用的功能實(shí)現(xiàn)，通過(guò)modelsim仿真調(diào)試通過(guò)。

標(biāo)簽： 鎖相環(huán)PLL中的PFD功能實(shí)現(xiàn)

上傳時(shí)間： 2016-01-21

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RISC_CPU設(shè)計(jì)verilog源代碼

8位RISC_CPU，親測(cè)可在modelsim成功仿真

標(biāo)簽： RISC_CPU verilog 源代碼

上傳時(shí)間： 2016-08-15

上傳用戶：s藍(lán)莓汁

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