用verilog編寫的三分頻器代碼，用modelsim測試沒有問題，有問題請反饋給我
上傳時間： 2017-02-26
上傳用戶：zhangqi
用verilog設計加法器，經(jīng)modelsim仿真測試沒問題。有問題請反饋。
上傳時間： 2017-02-26
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用verilog設計的加法器，經(jīng)過modelsim工具驗證無問題。有問題請反饋。
上傳時間： 2017-02-27
上傳用戶：zhangqi
用xilinxIP聯(lián)合modelsim進行仿真
上傳時間： 2017-03-17
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用verilog編寫的網(wǎng)卡芯片rtl級。前仿后仿都通過了，可以在modelsim上運行察看
標簽： rtl 網(wǎng)卡芯片
上傳時間： 2019-12-06
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本資料介紹如何使用modelsim進行功能仿真
上傳時間： 2020-09-20
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電子書-FPGA與Matlab聯(lián)合實戰(zhàn)V1.0 127頁前言 作為網(wǎng)絡上第一個開源此技術，筆者迫不及待地想將此技術分享出來。筆者從 2011 年 接觸 FPGA 以來，從各個方面使用 FPGA，無論是控制、圖像視頻、IC 前端驗證、仿真測試， 各個部分都有所觸及，2015 年第一次接觸到 FPGA 與 matlab 的硬件在環(huán)實時仿真，就對感 受到技術的強大，雖然這里面還有很到的問題，但是作為最強大的仿真驗證工具 Matlab 與 最強大的可編程器件的結合，做仿真測試很方便的，可直接通過 matlab 產(chǎn)生測試信號或者 通過 matlab 接收分析 FPGA 處理完成后的信號。 如今 FPGA 開發(fā)過程勢必要涉及到一個過程：驗證仿真，驗證很多情況下是在 Matlab 上進行的，而仿真大部分初學者都是采用 modelsim 仿真軟件進行。比如設計一個信號濾波 模塊，驗證該濾波模塊是在 Matlab 上進行設計驗證，得到該模塊的設計參數(shù)和設計結構， 然后再轉換為 RTL 代碼，再用 modelsim 軟件進行仿真，這個過程涉及到采用 matlab 軟件產(chǎn) 生待測試的信號，輸入到 RTL 代碼中，然后在通過 modelsim 軟件進行仿真得到處理后的信 號，再將該信號輸出到文件，最后通過 Matlab 軟件分析處理后的
上傳時間： 2021-10-23
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FPGA那些事兒--TimeQuest靜態(tài)時序分析REV7.0，F(xiàn)PGA開發(fā)必備技術資料--262頁。前言這是筆者用兩年構思準備一年之久的筆記，其實這也是筆者的另一種挑戰(zhàn)。寫《工具篇I》不像寫《Verilog HDL 那些事兒》系列的筆記一樣，只要針對原理和HDL 內(nèi)容作出解釋即可，雖然《Verilog HDL 那些事兒》夾雜著許多筆者對Verilog 的獨特見解，不過這些內(nèi)容都可以透過想象力來彌補。然而《工具篇I》需要一定的基礎才能書寫。兩年前，編輯《時序篇》之際，筆者忽然對TimeQuest 產(chǎn)生興趣，可是筆者當時卻就連時序是什么也不懂，更不明白時序有理想和物理之分，為此筆者先著手理想時序的研究。一年后，雖然已掌握解理想時序，但是筆者始終覺得理想時序和TimeQuest 之間缺少什么，這種感覺就像磁極不會沒有原因就相互吸引著？于是漫長的思考就開始了... 在不知不覺中就寫出《整合篇》。HDL 描述的模塊是軟模型，modelsim 仿真的軟模型是理想時序。換之，軟模型經(jīng)過綜合器總綜合以后就會成為硬模型，也是俗稱的網(wǎng)表。而TimeQuest 分析的對象就是硬模型的物理時序。理想時序與物理時序雖然與物理時序有顯明的區(qū)別，但它們卻有黏糊的關系，就像南極和北極的磁性一樣相互作用著。編輯《工具篇I》的過程不也是一番風順，其中也有擱淺或者靈感耗盡的情況?！豆ぞ咂狪》給筆者最具挑戰(zhàn)的地方就是如何將抽象的概念，將其簡化并且用語言和圖形表達出來。讀者們可要知道《工具篇I》使用許多不曾出現(xiàn)在常規(guī)書的用詞與概念... 但是，不曾出現(xiàn)并不代表它們不復存在，反之如何定義與實例化它們讓筆者興奮到夜夜失眠?！豆ぞ咂?I》的書寫方式依然繼承筆者往常的筆記風格，內(nèi)容排版方面雖然給人次序不一的感覺，不過筆者認為這種次序對學習有最大的幫助。編輯《工具篇I》辛苦歸辛苦，但是筆者卻很熱衷，心情好比小時候研究新玩具一般，一邊好奇一邊疑惑，一邊學習一邊記錄。完成它讓筆者有莫民的愉快感，想必那是筆者久久不失的童心吧！？
標簽： FPGA TimeQues 靜態(tài)時序分析 Verilog HDL
上傳時間： 2022-05-02
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隨著手機攝像頭和數(shù)碼相機性能的提升，增加攝像頭設備到平臺處理器之間的傳輸帶寬變越來越有必要，傳統(tǒng)的DVP接口已經(jīng)不能適應現(xiàn)在的科技發(fā)展。在這樣的大形勢下MIPI聯(lián)盟應運而生，它制定了一個通用的標準來規(guī)范高性能移動終端的接口，而它的子協(xié)議MIPI CSI-2則完美的解決了攝像頭設備與平臺處理器之間高速通信的難題，提供了一種標準化、強大、可靠、低功耗的傳輸方式。MPI CSI-2接口采用差分信號線，確保了高速數(shù)據(jù)在傳輸時不易受到外界的干擾，而其采用的ECC編碼和CRC編碼則從一定程度上減少了個別錯誤數(shù)據(jù)對于整體數(shù)據(jù)的影響，又由于自身處于MIPI大家族協(xié)議之中，它自身也很容易兼容應用MIPI家族協(xié)議的其他設備。本文詳細的介紹了MIPI CSI-2協(xié)議數(shù)字部分RTL的實現(xiàn)，模擬部分的實現(xiàn)，以及后續(xù)的測試分析。在設計中RTL的設計、糾錯以及模塊的時序分析在Linux平臺上進行。而模擬部分的實現(xiàn)以及整體的動態(tài)測試在FPGA平臺上進行。通過這樣的分工可以更全面的發(fā)揮兩個平臺的長處，更具體的來說，在Linux階段的設計時充分的利用了modelsim與verdi配合的優(yōu)勢，從而更好的設計代碼、分析代碼和測試代碼。而在綜合時又利用Design Compile與Prime time充分的對設計做了資源分析和時序分析，保證了設計的質量。而在FPGA階段設計時，充分的利用了FPGA靈活而且可以動態(tài)測試的優(yōu)勢來驗證模塊的正確性，此外在FPGA上還可以使用商用接收端來接收最后產(chǎn)生的MIPI數(shù)據(jù)，這樣的驗證方法更權威也更有說服力。在設計方法上，在數(shù)字部分的RTL設計中充分的應用了模塊化的思想，不僅實現(xiàn)了協(xié)議的要求，而且靈活的適應了MIPI CSI-2協(xié)議在實際應用時的一些變通的需求。而在模擬部分的物理層設計中則大膽的做了嘗試和創(chuàng)新，成功的在沒有先例參照的情況下自主設計了FPGA下的物理層部分，并且最后成功的被商用接收端驗證?？偟膩碚f在整個設計過程中遇到了阻礙和很多難題，但是經(jīng)過不懈的努力最終克服了技術上的種種困難，最終也獲得了階段性的成果和自身的技術提高。
上傳時間： 2022-05-30
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第41講 Tcl在Vivado中的應用（7）：非工程模式下的設計流程管理第40講 Tcl在Vivado中的應用（6）：工程模式下的設計流程管理第39講 Tcl在Vivado中的應用（5）：使用Xilinx Tcl Store第38講 Tcl在Vivado中的應用（4）：嵌入自定義Tcl命令第37講 Tcl在Vivado中的應用（3）：使用Hook Script第36講 Tcl在Vivado中的應用（2）：定制報告第35講 Tcl在Vivado中的應用（1）：編輯網(wǎng)表第34講 利用Vivado IP Integrator進行設計開發(fā)第33講 功耗估計和優(yōu)化第32講 UltraFast設計方法學（11）：時序收斂之10個時序收斂技巧第31講 UltraFast設計方法學（10）：時序收斂之時序約束基本準則第30講 UltraFast設計方法學（9）：理解實現(xiàn)策略第29講 UltraFast設計方法學（8）：在Vivado中使用設計規(guī)則檢查第28講 UltraFast設計方法學（7）：如何管理IP約束第27講 UltraFast設計方法學（6）：定義時鐘分組第26講 UltraFast設計方法學（5）：時序約束第25講 UltraFast設計方法學（4）：RTL代碼風格（2）第24講 UltraFast設計方法學（3）：RTL代碼風格（1）第23講 UltraFast設計方法學（2）：時鐘第22講 UltraFast設計方法學（1）：初識UltraFast第21講 綜合后的設計分析（2）：時序分析第20講 綜合后的設計分析（1）：資源與扇出分析第19講 約束的優(yōu)先級第18講 設置偽路徑第17講 設置多周期路徑約束第16講 虛擬時鐘第15講 設置輸出延時約束第14講 設置輸入延時約束第13講 創(chuàng)建基本時鐘周期約束第12講 時序分析中的基本概念和術語第11講 與Vivado設計流程相關的一些技巧第10講 輸入/輸出和時鐘規(guī)劃第9講 編程與調(diào)試第8講 Vivado里最常用的5個Tcl命令第7講 增量實現(xiàn)第6講 實現(xiàn)第5講 綜合的基本設置和綜合屬性第4講 基于modelsim的邏輯仿真（DEMO工程文件與第三講一致?。┑?講 基于XSim的邏輯仿真第2講 用三個DEMO講解如何在設計中使用IP
標簽： vivado
上傳時間： 2022-06-13
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