混合動力汽車作為解決汽車節(jié)能、降低排放的汽車工業(yè)新技術，具有低污染和低油耗的特點，尤其在油價日益攀高的今天，成為國內外汽車發(fā)展的新熱點。驅動控制器作為混合動力汽車中的主要部件，在混合動力汽車中起到至關重要的作用，對其進行研究具有重要的理論和現(xiàn)實意義。 本文首先比較了常見的幾種電動汽車的性能，概括了混合動力汽車的優(yōu)點，介紹了混合動力汽車發(fā)電機/電動機一體化技術的發(fā)展現(xiàn)狀；其次探討了幾種常用交流電動機的性能優(yōu)劣。由于永磁同步電機具有高效、高功率密度以及良好的調速性能，因此該電機成為本課題混合動力汽車傳動中所使用的電機，論文建立了永磁電動機的數(shù)學模型，分析了矢量控制原理；在矢量控制原理的基礎上，設計出了基于TMS320F2812的永磁同步電機矢量控制系統(tǒng)的硬件結構，詳細闡述了旋轉變壓器及其解碼芯片在系統(tǒng)中的角度和速度的檢測原理以及系統(tǒng)中其他重要的單元。設計了系統(tǒng)的軟件結構，詳細闡述了關鍵子程序如電流采集、位置檢測程序和SVPWM產(chǎn)生子程序：使用UG軟件設計出控制器的殼體。最后進行了實驗研究，給出SVPWM波形、相電流波形，進行了全文總結，提出了下一步工作的建議。
上傳時間： 2013-05-21
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隨著計算機網(wǎng)絡與嵌入式控制技術的迅速發(fā)展，作為傳統(tǒng)運輸行業(yè)的鐵路系統(tǒng)對此也有了新的要求，列車通信網(wǎng)絡應運而生。經(jīng)過多年的發(fā)展，國際電工委員會(IEC)為了規(guī)范列車通信網(wǎng)絡，于1999年通過了IEC61375-1標準。該標準將列車通信網(wǎng)絡分為兩條總線：絞線式列車總線(WTB)和多功能車輛總線(MVB)。MVB是一個標準通信介質，為掛在其上的設備傳輸和交換數(shù)據(jù)。而多功能車輛總線控制器(MVBC)是MVB與MVB實際物理層之間的接口，其主要實現(xiàn)MVB數(shù)據(jù)鏈路層的功能。由于該項關鍵技術仍被國外公司壟斷，因此開發(fā)具有自主知識產(chǎn)權的MVBC迫在眉睫。 鑒于上述原因，本文深入研究了IEC61375-1標準。根據(jù)MVBC的技術特點，本文提出了使用FPGA來實現(xiàn)其具體功能的方案。掛在MVB總線上的設備分為五類，他們的功能各不相同。而支持4類設備的MVBC具有設備狀態(tài)、過程數(shù)據(jù)、消息數(shù)據(jù)通信和總線管理功能，并且兼容2類和3類設備。本文的目的就是用FPGA實現(xiàn)支持4類設備的MVBC。 本文采用自頂向下的設計方法。整個MVBC主要劃分為：編碼模塊、譯碼模塊、冗余控制模塊、報文分析單元、通信存儲控制器、主控制單元、地址邏輯模塊。在整個開發(fā)流程中，使用Xilinx的ISE集成開發(fā)環(huán)境。使用Verilog HDL硬件描述語言對上述各個模塊進行RTL級描述，并用Synplify Pro進行綜合。最后，在ModelSim中對各個模塊進行了布線后仿真和驗證。 在實驗室條件下，通過嚴格的仿真驗證后，其結果證明了本文設計的模塊達到了IEC61375-1標準的要求。因此，用FPGA實現(xiàn)MVBC這一方案具有可操作性。 關鍵詞：列車通信網(wǎng)；多功能車輛總線；多功能車輛總線控制器；現(xiàn)場可編程門陣列
上傳時間： 2013-07-18
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電力電子裝置的控制技術隨著電力電子技術的發(fā)展而愈來愈復雜。開關電源是現(xiàn)代電力電子設備中不可或缺的組成部分，其質量的優(yōu)劣以及體積的大小直接影響電子設備整體性能。高頻化、小型化、數(shù)字化是開關電源的發(fā)展方向。 在應用數(shù)字技術進行控制系統(tǒng)設計時，數(shù)字控制器的性能決定了控制系統(tǒng)的整體性能。數(shù)字化電力電子設備中的控制部分多以MCU/DSP為核心，以軟件實現(xiàn)離散域的運算及控制。在很多高頻應用的場合，目前常用的控制器(高性能單片機或DSP)的速度往往不能完全滿足要求。FPGA具有設計靈活、集成度高、速度快、設計周期短等優(yōu)點，與單片機和DSP相比，F(xiàn)PGA具有更高的處理速度。同時FPGA應用在數(shù)字化電力電子設備中，還可以大大簡化控制系統(tǒng)結構，并可實現(xiàn)多種高速算法，具有較高的性價比。 依據(jù)FPGA的這些突出優(yōu)點，本文將FPGA應用于直流開關電源控制器設計中，以實現(xiàn)開關電源數(shù)字化和高頻化的要求。主要研究工作如下： 介紹了基于FPGA的DC/DC數(shù)字控制器中A/D采樣控制、數(shù)字PI算法的實現(xiàn)；重點描述了采用混合PWM方法實現(xiàn)高分辨率、高精度數(shù)字PWM的設計方案，并對各模塊進行了仿真測試；用FPGA開發(fā)板進行了一部分系統(tǒng)的仿真和實際結果的檢測，驗證了文中的分析結論，證實了可編程邏輯器件在直流開關電源控制器設計中的應用優(yōu)勢。
上傳時間： 2013-07-23
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固態(tài)硬盤是一種以FLASH為存儲介質的新型硬盤。由于它不像傳統(tǒng)硬盤一樣以高速旋轉的磁盤為存儲介質，不需要浪費大量的尋道時間，因此它有著傳統(tǒng)硬盤不可比擬的順序和隨機存儲速度。同時由于固態(tài)硬盤不存在機械存儲結構，因此還具有高抗震性、無工作噪音、可適應惡劣工作環(huán)境等優(yōu)點。隨著計算機技術的高速發(fā)展，固態(tài)硬盤技術已經(jīng)成為未來存儲介質技術發(fā)展的必然趨勢。 本文以設計固態(tài)硬盤控制芯片IDE接口部分為項目背景，通過可編程邏輯器件FPGA，基于ATA協(xié)議并使用硬件編程語言verilog，設計了一個位于設備端的IDE控制器。該IDE控制器的主要作用在于解析主機所發(fā)送的IDE指令并控制硬盤設備進行相應的狀態(tài)遷移和指令操作，從而完成硬盤設備端與主機端之間基本的狀態(tài)通信以及數(shù)據(jù)通信。論文主要完成了幾個方面的內容。第一：論文從固態(tài)硬盤的基本結構出發(fā)，分析了固態(tài)硬盤IDE控制器的功能性需求以及寄存器傳輸、PIO傳輸和UDMA傳輸三種ATA協(xié)議主要傳輸模式所必須遵循的時序要求，并概括了IDE控制器設計的要點和難點；第二：論文設計了IDE控制器的總體功能框架，將IDE控制器從功能上分為寄存器部分、頂層控制模塊、異步FIFO模塊、PIO控制模塊、UDMA控制模塊以及CRC校驗模塊六大子功能模塊，并分析了各個子功能模塊的基本工作原理和具體功能設計；第三：論文以設計狀態(tài)機流程和主要控制信號的方式實現(xiàn)了各個具體子功能模塊并列舉了部分關鍵代碼，同時給出了主要子功能模塊的時序仿真圖；最后，論文給出了基于PIO傳輸模式和基于UDMA傳輸模式的具體指令操作流程實現(xiàn)，并通過SAS邏輯分析儀和QuartusⅡ對IDE控制器進行了功能測試和分析，驗證了本論文設計的正確性。
上傳時間： 2013-07-31
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隨著計算機及其外圍設備的發(fā)展，傳統(tǒng)的并行接口和串行接口在靈活性和接口擴展等方面存在的缺陷愈來愈不可回避，并逐漸成為計算機通信的瓶頸。在這種情況下，通用串行總線(Universal Serial Bus，USB)誕生了。USB由于具有傳輸速率高、價格便宜、使用方便、靈活性高、支持熱插拔、接口標準化和易于擴展等優(yōu)點，目前已經(jīng)成為計算機外設接口的主流技術，在計算機外圍設備和消費類電子領域正獲得越來越多的應用。 @@ 本文基于USB2．0協(xié)議規(guī)范，設計了一款支持高速和全速傳輸?shù)腢SB2．0設備控制器IP核。文中著重介紹了這款設備控制器IP核的設計和FPGA驗證工作，詳細研究并分析了USB2．0規(guī)范，根據(jù)規(guī)范提出了一種USB2．0設備控制器整體構架方案，描述了各個功能子模塊硬件電路的功能及實現(xiàn)。從可重用的角度出發(fā)，對設備控制器模塊進行優(yōu)化設計，增加多個靈活的配置選項，根據(jù)不同的應用對硬件進行配置，使其在滿足要求的情況下去除冗余電路，以減少占用面積和功耗，從而使其靈活地應用于各種USB系統(tǒng)。本文還研究了IP核的驗證方法，并對所設計的USB2．0設備控制器建立了功能完備的ModelSim仿真驗證環(huán)境，搭建了FPGA硬件驗證平臺，設計了具有AHB接口的設備控制器和帶有8051的設備控制器，并分別在FPGA平臺上進行了功能驗證。 @@ 本文所設計的USB2．0設備控制器IP核可配置性高，使用者可以自由配置所需端點的個數(shù)以及每個端點類型等，可以集成于多種USB系統(tǒng)中，適于各類USB設備的開發(fā)。本課題所取得的成果為USB2．0設備類的研究和開發(fā)積累了經(jīng)驗，并為后來實驗室某項目測試芯片的USB數(shù)據(jù)采集提供了參考方案，也為未來USB3．0接口IP核的開發(fā)和應用奠定了基礎。 @@關鍵詞USB2．0控制器；IP核；FPGA；驗證
上傳時間： 2013-06-30
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近年來，大容量數(shù)據(jù)存儲設備主要是機械硬盤，機械硬盤采用機械馬達和磁片作為載體，存在抗震性能低、高功耗和速度提升難度大等缺點。固態(tài)硬盤是以半導體作為存儲介質及控制載體，無機械裝置，具有抗震、寬溫、無噪、可靠和節(jié)能等特點，是目前存儲領域所存在問題的解決方案之一。本文針對這一問題，設計基于FPGA的固態(tài)硬盤控制器，實現(xiàn)數(shù)據(jù)的固態(tài)存儲。 文章首先介紹硬盤技術的發(fā)展，分析固態(tài)硬盤的技術現(xiàn)狀和發(fā)展趨勢，闡述課題研究意義，并概述了本文研究的主要內容及所做的工作。然后從分析固態(tài)硬盤控制器的關鍵技術入手，研究了SATA接口協(xié)議和NANDFLASH芯片特性。整體設計采用SOPC架構，所有功能由單片F(xiàn)PGA完成。移植MicroBlaze嵌入式處理器軟核作為主控制器，利用Verilog HDL語言描述IP核形式設計SATA控制器核和NAND FLASH控制器核。SATA控制器核作為高速串行傳輸接口，實現(xiàn)SATA1.0協(xié)議，根據(jù)協(xié)議劃分四層模型，通過狀態(tài)機和邏輯電路實現(xiàn)協(xié)議功能。NAND FLASH控制器核管理NANDFLASH芯片陣列，將NAND FLASH接口轉換成通用的SRAM接口，提高訪問效率。控制器完成NAND FLASH存儲管理和糾錯算法，實現(xiàn)數(shù)據(jù)的存儲和讀取。最后完成固態(tài)硬盤控制器的模塊測試和整體測試，介紹了測試方法、測試工具和測試流程，給出測試數(shù)據(jù)和結果分析，得出了驗證結論。 本文設計的固態(tài)硬盤控制器，具有結構簡單和穩(wěn)定性高的特點，易于升級和二次開發(fā)，是實現(xiàn)固態(tài)硬盤和固態(tài)存儲系統(tǒng)的關鍵技術。
上傳時間： 2013-05-28
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DDR2 SDRAM是目前內存市場上的主流內存。除了通用計算機系統(tǒng)外，大量的嵌入式系統(tǒng)也紛紛采用DDR2內存，越來越多的SoC系統(tǒng)芯片中會集成有DDR2接口模塊。因此，設計一款匹配DDR2的內存控制器將會具有良好的應用前景。 論文在研究了DDR2的JEDEC標準的基礎上，設計出DDR2控制器的整體架構，采用自項向下的設計方法和模塊化的思想，將DDR2控制器劃分為若干模塊，并使用Verilog HDL語言完成DDR2控制器IP軟核中初始化模塊、配置模塊、執(zhí)行模塊和數(shù)據(jù)通道模塊的RTL級設計。根據(jù)在設計中遇到的問題，對DDR2控制器的整體架構進行改進與完善。在分析了Altera數(shù)字PHY的基本性能的基礎上，設計DDR2控制器與數(shù)字PHY的接口模塊。搭建DDR2控制器IP軟核的仿真驗證平臺，針對設計的具體功能進行仿真驗證，并實現(xiàn)在Altera Stratix II GX90開發(fā)板上對DDR2存儲芯片基本讀/寫操作控制的FPGA功能演示。 論文設計的DDR2控制器的主要特點是： 1.支持數(shù)字PHY電路，不需要實際的硬件電路就完成DDR2控制器與DDR2存儲芯片之間的物理層接口，節(jié)約了設計成本，縮小了硬件電路的體積。 2.將配置口從初始化模塊中分離出來，簡化了具體操作。 3.支持多個DDR2存儲芯片，使得DDR2控制器的應用范圍更為廣闊。 4.支持DDR2的三項新技術，充分發(fā)揮DDR2內存的特性。 5.自動DDR2刷新控制，方便用戶對DDR2內存的控制。
上傳時間： 2013-06-10
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工業(yè)生產(chǎn)過程往往具有非線性、不確定性，難以建立精確的數(shù)學模型。應用常規(guī)的PID控制器難以達到理想的控制效果。作為的重要分支，人工神經(jīng)網(wǎng)絡具有良好的非線性映射能力和高度的并行信息處理能力，已成為非線性系統(tǒng)建模、辨識和控制中常用的理論和方法。其中，神經(jīng)元具有很強的信息綜合、學習記憶、自學習和自適應能力，可以處理那些難以用模型和規(guī)則描述的過程，將神經(jīng)元與PID結合，應用到實際的控制中，可以在線調整PID的參數(shù)，使系統(tǒng)具有較強的抗干擾能力、自適應能力和較好的魯棒性。 目前，人工神經(jīng)網(wǎng)絡的研究主要是神經(jīng)網(wǎng)絡的理論研究、神經(jīng)網(wǎng)絡的應用研究和神經(jīng)網(wǎng)絡的實現(xiàn)技術研究，這三方面是相互依賴和相互促進的關系。本文主要側重的是神經(jīng)網(wǎng)絡的實現(xiàn)技術研究方面，創(chuàng)新性地利用FPGA嵌入式系統(tǒng)開發(fā)技術實現(xiàn)單神經(jīng)元PID智能控制器的研究與設計，并將其封裝成為一個專用的IP核供其他的控制系統(tǒng)使用。 首先，對單神經(jīng)元PID智能控制器的設計原理和設計算法進行了深入的研究與分析；其次，利用MATLAB設計單神經(jīng)元PID智能控制器，針對特定的被控對象，對其進行仿真實驗，獲得比較理想的系統(tǒng)輸出；然后，研究基于FPGA的單神經(jīng)元智能控制算法的實現(xiàn)，對控制器進行VHDL語言分層設計，使用Altera公司的軟件QuartusⅡ6.1進行仿真實驗。兩個仿真實驗結果表明，基于FPGA的單神經(jīng)元智能控制器比MATLAB設計的單神經(jīng)元PID智能控制器性能優(yōu)良。 本文的設計模塊主要包括權值修改模塊、誤差計算模塊、權值產(chǎn)生模塊和輸出模塊。在各個模塊的設計中進行了優(yōu)化處理，使本文的設計不僅利用的硬件資源少，而且也有很快的運行速度，同時也改善了傳統(tǒng)控制器的控制性能。
上傳時間： 2013-04-24
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隨著以計算機技術為核心的信息技術的迅速發(fā)展以及信息的爆炸式增長，人類獲得的視覺信息很大一部分是從各種各樣的電子顯示器件上獲得的。這對顯示器件的要求也越來越高。在這些因素的驅動下，顯示技術也取得了飛速的發(fā)展。使用FPGA/CPLD設計的液晶控制器具有很高的靈活性，可以根據(jù)不同的液晶類型、尺寸、使用場合，特別是不同的工業(yè)產(chǎn)品，做一些特殊的設計，以最小的代價滿足系統(tǒng)的要求。而且可以解決通用的液晶顯示控制器本身固有的一些缺點。 本文設計了一個采用FPGA設計的液晶顯示控制器，主要解決以下內容：采用Cyclone芯片設計的液晶控制器；采用硬件描述語言進行的液晶顯示控制器設計，重點介紹了如何通過特殊設計控制器與CPU協(xié)調的工作，驅動系統(tǒng)所需時序信號的產(chǎn)生，STN液晶彩色屏灰度顯示的時間抖動算法和幀率控制原理及實現(xiàn)，顯示數(shù)據(jù)的緩沖、轉化方法，使用FPGA設計的用于本系統(tǒng)的特殊SDRAM控制器，以及液晶控制器通過該SDRAM控制器進行顯示緩沖器的管理，還有很重要的一點是各個模塊之間的同步處理。這款液晶控制器在實際中的使用效果證明了本課題介紹的液晶控制器方案是一個非常可行的，具有廣泛的通用性。 關鍵詞：液晶控制器、SDRAM控制器、時序信號發(fā)生器、灰度顯示、時間抖動算法
上傳時間： 2013-04-24
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本文對基于FPGA的對象存儲控制器原型的硬件設計進行了研究。主要內容如下： ⑴研究了對象存儲控制器的硬件設計，使其高效完成對象級接口的智能化管理和復雜存儲協(xié)議的解析，對對象存儲系統(tǒng)整體性能提升有重要意義。基于SoPC(片上可編程系統(tǒng))技術，在FPGA(現(xiàn)場可編程門陣列)上實現(xiàn)的對象存儲控制器，具有功能配置靈活，調試方便，成本較低等優(yōu)點。 ⑵采用Cyclone II器件實現(xiàn)的對象存儲控制器的網(wǎng)絡接口，包含處理器模塊、內存模塊、Flash模塊等核心組成部分，提供千兆以太網(wǎng)的網(wǎng)絡接口和PCI(周邊元件擴展接口)總線的主機接口，還具備電源模塊、時鐘模塊等以保證系統(tǒng)正常運行。在設計實現(xiàn)PCB(印制電路板)時，從疊層設計、布局、布線、阻抗匹配等多方面解決高達100MHz的全局時鐘帶來的信號完整性問題，并基于IBIS模型進行了信號完整性分析及仿真。針對各功能模塊提出了相應的調試策略，并完成了部分模塊的調試工作。 ⑶提出了基于Virtex-4的對象存儲控制器系統(tǒng)設計方案，Virtex-4內嵌PowerPC高性能處理器，可更好地完成對象存儲設備相關的控制和管理工作。實現(xiàn)了豐富的接口設計，包括千兆以太網(wǎng)、光纖通道、SATA(串行高級技術附件)等網(wǎng)絡存儲接口以及較PCI性能更優(yōu)異的PCI-X(并連的PCI總線)主機接口；提供多種FPGA配置方式。使用Cadence公司的Capture CIS工具完成了該系統(tǒng)硬件的原理圖繪制，通過了設計規(guī)則檢查，生成了網(wǎng)表用作下一步設計工作的交付文件。
上傳時間： 2013-04-24
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