隨著數(shù)字視頻廣播的發(fā)展，觀眾將會面對越來越多綜合或?qū)ｉT頻道的選擇，欣賞到更高品質(zhì)，更多服務(wù)的節(jié)目。而廣播業(yè)者則要為這些節(jié)目的版權(quán)購買，制作而承受更高的成本，單純的廣告收入已經(jīng)不夠。要求對用戶收取一定的收視費(fèi)用，而另一方面，調(diào)查也顯示用戶是愿意預(yù)付一定費(fèi)用以獲得更好服務(wù)的。條件接受系統(tǒng)(Conditional Access system)就是為了商業(yè)目的而對某些廣播服務(wù)實(shí)施接入控制，決定一個(gè)數(shù)字接受設(shè)備能否將特定的廣播節(jié)目展現(xiàn)給最終用戶的系統(tǒng)。CA技術(shù)要求既能使用戶自由選擇收看節(jié)目又能保護(hù)廣播業(yè)者的利益，確算只有已支付了或即將支付費(fèi)用的用戶才能收看到所選的電視節(jié)目。在數(shù)字電視領(lǐng)域中，CA系統(tǒng)無疑將成為發(fā)展新服務(wù)的必需條件。但是在不同的運(yùn)營商可能會使用不同的CA系統(tǒng)，在不同的CA系統(tǒng)之間進(jìn)行互操作所必需共同遵守的最基本條件是：通用的加擾算法。每個(gè)用戶接收設(shè)備中應(yīng)集成相應(yīng)的解擾模塊。在我國國家標(biāo)準(zhǔn)--數(shù)字電視條件接收系統(tǒng)GY/Z 175-2001的附錄H中有詳細(xì)的描述。 FPGA是英文Field programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 首先本文簡要介紹CA系統(tǒng)的目的和組成，F(xiàn)PGA的結(jié)構(gòu)和原理，優(yōu)勢。然后介紹了利用FPGA來實(shí)現(xiàn)CA系統(tǒng)主要組成部分即加擾的原理和步驟，分析算法，劃分邏輯結(jié)構(gòu)，軟件仿真，劃分硬件模塊，硬件性能分析，驗(yàn)證平臺構(gòu)建，硬件實(shí)現(xiàn)等。 然后對以上各個(gè)部分做詳細(xì)的闡述。同時(shí)為了指導(dǎo)FPGA設(shè)計(jì)，給出了FPGA的結(jié)構(gòu)和原理與FPGA設(shè)計(jì)的基本原則、設(shè)計(jì)的基本技巧、設(shè)計(jì)的基本流程； 最后給出了該加擾系統(tǒng)的測試與驗(yàn)證方法以及驗(yàn)證和測試結(jié)果。
上傳時(shí)間： 2013-06-22
上傳用戶：chongchong2016
甚短距離傳輸(VSR)是一種用于短距離(約300 m～600m)內(nèi)進(jìn)行數(shù)據(jù)傳輸?shù)墓鈧鬏敿夹g(shù).它主要應(yīng)用于網(wǎng)絡(luò)中的交換機(jī)、核心路由器(CR)、光交叉連接設(shè)備(OXC)、分插復(fù)用器(ADM)和波分復(fù)用(WDM)終端等不同層次設(shè)備之間的互連,具有構(gòu)建方便、性能穩(wěn)定和成本低等優(yōu)點(diǎn),是光通信技術(shù)發(fā)展的一個(gè)全新領(lǐng)域,逐漸成為國際通用的標(biāo)準(zhǔn)技術(shù),成為全光網(wǎng)的一個(gè)重要組成部分. 本文深入研究了VSR并行光傳輸系統(tǒng),完成了VSR技術(shù)的核心部分--轉(zhuǎn)換器子系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn),使用現(xiàn)場可編程陣列FPGA(Field programmable GateArray)來完成轉(zhuǎn)換器電路的設(shè)計(jì)和功能實(shí)現(xiàn).深入研究現(xiàn)有VSR4-1.0和VSR4-3.0兩種并行傳輸標(biāo)準(zhǔn),在其技術(shù)原理的基礎(chǔ)上,提出新的VSR并行方案,提高了多模光纖帶的信道利用率,充分利用系統(tǒng)總吞吐量大的優(yōu)勢,為將來向更高速率升級提供了依據(jù).根據(jù)萬兆以太網(wǎng)的技術(shù)特點(diǎn)和傳輸要求,提出并設(shè)計(jì)了用VSR技術(shù)實(shí)現(xiàn)局域和廣域萬兆以太網(wǎng)在較短距離上的高速互連的系統(tǒng)方案,成功地將VSR技術(shù)移植到萬兆以太網(wǎng)上,實(shí)現(xiàn)低成本、構(gòu)建方便和性能穩(wěn)定的高速短距離傳輸. 本文所有的設(shè)計(jì)均在Altera Stratix GX系列FPGA的EP1SGX25F1020C7上實(shí)現(xiàn),采用Altera的Quartus Ⅱ開發(fā)工具和 Verilog HDL硬件描述語言完成了VSR4-1.0轉(zhuǎn)換器集成電路和萬兆以太網(wǎng)的SERDES的設(shè)計(jì)和仿真,并給出了各模塊的電路結(jié)構(gòu)和仿真結(jié)果.仿真的結(jié)果表明,所有的設(shè)計(jì)均能正確的實(shí)現(xiàn)各自的功能,完全能夠滿足10Gb/s高速并行傳輸系統(tǒng)的要求.
上傳時(shí)間： 2013-07-14
上傳用戶：han0097
視頻目標(biāo)識別與跟蹤技術(shù)是當(dāng)今世界重要的研究課題,它涉及圖像處理、自動控制、計(jì)算機(jī)應(yīng)用等學(xué)科,該文主要論述該項(xiàng)目的具體實(shí)現(xiàn)及相關(guān)理論分析,重點(diǎn)在于該系統(tǒng)的硬件模塊實(shí)現(xiàn)及分析.該系統(tǒng)的硬件模塊是典型的高速數(shù)字電路,這也是當(dāng)今世界電路設(shè)計(jì)的一大熱點(diǎn).同時(shí),該系統(tǒng)的硬件模塊不同于傳統(tǒng)的模擬、數(shù)字電路.嚴(yán)格的說它是基于可編程芯片的系統(tǒng)(System On programmable Chip).它與傳統(tǒng)電路的最大不同在于,硬件模塊本身不具備任何功能,但該硬件模塊可以與相應(yīng)的軟件結(jié)合(此處,我們將FPGA中的可編程指令也廣義的歸入軟件范疇),實(shí)現(xiàn)相應(yīng)的功能.換言之,該硬件模塊通過換用其他軟件,可以實(shí)現(xiàn)其他功能.所以從這個(gè)意義上講,我們也可以將其稱為基于可編程芯片的通用平臺系統(tǒng)(General System On programmable Chip).此外,該文還對該系統(tǒng)進(jìn)行了嘗試性的層狀結(jié)構(gòu)描述,這種描述同樣適用于其它IT目的或電子系統(tǒng).
標(biāo)簽： DSPFPGA 紅外 目標(biāo)識別 硬件設(shè)計(jì)
上傳時(shí)間： 2013-04-24
上傳用戶：yumiaoxia
該文探討了以FPGA(Field programmable Gates Array)為平臺,使用HDL(Hardware Description Language)語言設(shè)計(jì)并實(shí)現(xiàn)符合JPEG靜態(tài)圖象壓縮算法基本模式標(biāo)準(zhǔn)的圖象壓縮芯片.在簡要介紹JPEG基本模式標(biāo)準(zhǔn)和FPGA設(shè)計(jì)流程的基礎(chǔ)上,針對JPEG基本模式硬件編碼器傳統(tǒng)結(jié)構(gòu)的缺點(diǎn),提出了一種新的改進(jìn)結(jié)構(gòu).JPEG基本模式硬件編碼器改進(jìn)結(jié)構(gòu)的設(shè)計(jì)思想、設(shè)計(jì)結(jié)構(gòu)和Verilog設(shè)計(jì)實(shí)現(xiàn)在其后章節(jié)中進(jìn)行了詳細(xì)闡述,并分別給出了改進(jìn)結(jié)構(gòu)中各個(gè)模塊的單獨(dú)測試結(jié)果.在該文的測試部分,闡述利用實(shí)際圖像作為輸入,從FPGA的輸出得到了正確的壓縮圖像,計(jì)算了相應(yīng)的圖像壓縮速度和圖象質(zhì)量指標(biāo),并與軟件壓縮的速度和結(jié)果做了對比,提出了未來的改進(jìn)建議.
標(biāo)簽： FPGA JPEG 圖像壓縮 芯片設(shè)計(jì)
上傳時(shí)間： 2013-04-24
上傳用戶：Andy123456
現(xiàn)代自動化生產(chǎn)技術(shù)迅猛發(fā)展,對保證其產(chǎn)品質(zhì)量的檢測技術(shù)也提出了更高的要求,許多傳統(tǒng)的檢測手段已不能滿足現(xiàn)代化大生產(chǎn)的需求.而在計(jì)算機(jī)視覺理論基礎(chǔ)上發(fā)展起來的視覺檢測技術(shù)以其高精度、非接觸、自動化程度高等優(yōu)點(diǎn)滿足了現(xiàn)代生產(chǎn)過程在線檢測的要求,逐漸由實(shí)驗(yàn)室走向工業(yè)現(xiàn)場,得到了日益廣泛的應(yīng)用.隨著現(xiàn)代生產(chǎn)節(jié)拍的不斷加快,以及檢測節(jié)點(diǎn)的增多,處理數(shù)據(jù)量的增大,對視覺檢測系統(tǒng)的測量速度提出了更高的要求,而在現(xiàn)有的檢測系統(tǒng)中,實(shí)現(xiàn)100％實(shí)時(shí)在線檢測的關(guān)鍵問題是提高視覺圖像的處理速度,從而提高整個(gè)視覺檢測系統(tǒng)的處理速度.因此該文提出基于FPGA的高速圖像處理系統(tǒng)的設(shè)計(jì)方案,得到了國家"十五"攻關(guān)項(xiàng)目"光學(xué)數(shù)碼柔性通用坐標(biāo)測量機(jī)"的資助.該文針對以下三個(gè)方面進(jìn)行研究并取得一定的成果:(一)高速圖像處理硬件解決方案的研究通過分析現(xiàn)有的幾種實(shí)現(xiàn)高速圖像處理的方法的優(yōu)缺點(diǎn),提出了基于現(xiàn)場可編程邏輯器件FPGA(Field programmable Gate Array)技術(shù)的高速圖像處理系統(tǒng)的方案,并構(gòu)建了其硬件平臺.(二)基于USB總線的通訊采用USB專用接口芯片,實(shí)現(xiàn)高速圖像處理系統(tǒng)與PC機(jī)的通訊驗(yàn)證硬件設(shè)計(jì)的正確性.(三)基于FPGA的圖像處理的研究分析圖像處理的特點(diǎn)及其基本的方法,初步研究了基于FPGA的圖像低層次處理的硬件化方法的實(shí)現(xiàn).
上傳時(shí)間： 2013-04-24
上傳用戶：tb_6877751
摘要:"紅外弱小目標(biāo)檢測"是紅外搜索跟蹤系統(tǒng)、紅外雷達(dá)預(yù)警系統(tǒng)、紅外成像跟蹤系統(tǒng)的核心技術(shù),因此紅外小目標(biāo)的檢測是當(dāng)前一項(xiàng)重要的研究課題.目前的發(fā)展方向是研究運(yùn)算量小、性能高、利于硬件實(shí)時(shí)實(shí)現(xiàn)的檢測和跟蹤算法.該文在前人研究的基礎(chǔ)上,著重研究了Marr視覺計(jì)算理論在紅外小目標(biāo)檢測技術(shù)中的應(yīng)用.從Marr算法的理論基礎(chǔ)——高斯平滑濾波器與拉普拉斯算子的相關(guān)知識以及Marr的計(jì)算視覺理論基礎(chǔ)開始,進(jìn)行了 2G(Laplacian of Gaussian,高斯—拉普拉斯)濾波器、LoG(Laplacian ofGaussian,高斯—拉普拉斯)模板以及 2G濾波器在人類視覺、邊緣檢測、邊緣處理的物理意義以及神經(jīng)生理學(xué)意義方面的分析討論,提出了易于FPGA(Field programmable Gate Array,現(xiàn)場可編程門陣列)實(shí)現(xiàn)的基于Marr計(jì)算視覺的紅外圖像小目標(biāo)檢測方法.該方法可根據(jù)目標(biāo)大小自動設(shè)計(jì)檢測模板,在濾除不相關(guān)的噪聲的同時(shí)又保留閉合的目標(biāo)邊緣,從而檢測出目標(biāo).將該方法用FPGA實(shí)現(xiàn),滿足了檢測過程中的實(shí)時(shí)性.考慮到工程中的應(yīng)用,該文對該方法在FPGA中的具體實(shí)現(xiàn)給出了設(shè)計(jì)總體思路和詳細(xì)流程.由于FPGA具有對圖像數(shù)據(jù)的實(shí)時(shí)處理能力,而且該算法在FPGA中的具體實(shí)現(xiàn)中對資源的合理使用進(jìn)行了綜合考慮,因此該算法能夠?qū)崟r(shí)、有效地實(shí)現(xiàn)目標(biāo)檢測.并在此基礎(chǔ)上對小目標(biāo)的檢測研究前景進(jìn)行展望.
標(biāo)簽： FPGA 紅外目標(biāo)檢測 技術(shù)研究
上傳時(shí)間： 2013-07-04
上傳用戶：萌萌噠小森森
隨著電子技術(shù)和EDA技術(shù)的發(fā)展,大規(guī)模可編程邏輯器件PLD(programmable Logic Device)、現(xiàn)場可編程門陣列FPGA(Field programmable Gates Array)完全可以取代大規(guī)模集成電路芯片,實(shí)現(xiàn)計(jì)算機(jī)可編程接口芯片的功能,并可將若干接口電路的功能集成到一片PLD或FPGA中.基于大規(guī)模PLD或FPGA的計(jì)算機(jī)接口電路不僅具有集成度高、體積小和功耗低等優(yōu)點(diǎn),而且還具有獨(dú)特的用戶可編程能力,從而實(shí)現(xiàn)計(jì)算機(jī)系統(tǒng)的功能重構(gòu).該課題以Altera公司FPGA(FLEX10K)系列產(chǎn)品為載體,在MAX+PLUSⅡ開發(fā)環(huán)境下采用VHDL語言,設(shè)計(jì)并實(shí)現(xiàn)了計(jì)算機(jī)可編程并行接芯片8255的功能.設(shè)計(jì)采用VHDL的結(jié)構(gòu)描述風(fēng)格,依據(jù)芯片功能將系統(tǒng)劃分為內(nèi)核和外圍邏輯兩大模塊,其中內(nèi)核模塊又分為RORT A、RORT B、OROT C和Control模塊,每個(gè)底層模塊采用RTL(Registers Transfer Language)級描述,整體生成采用MAX+PLUSⅡ的圖形輸入法.通過波形仿真、下載芯片的測試,完成了計(jì)算機(jī)可編程并行接芯片8255的功能.
標(biāo)簽： FPGA 計(jì)算機(jī) 可編程 外圍接口
上傳時(shí)間： 2013-06-08
上傳用戶：asddsd
RS(Reed-Solomon)碼是差錯(cuò)控制領(lǐng)域中一類重要的線性分組碼，由于其出眾的糾錯(cuò)能力，被廣泛地應(yīng)用于各種差錯(cuò)控制系統(tǒng)中，以滿足對數(shù)據(jù)傳輸通道可靠性的要求。 本文主要研究RS碼的編譯碼方法以及基于FPGA(Field programmable Gate Array)的RS碼的實(shí)現(xiàn)方法。對所設(shè)計(jì)的編碼譯碼器的主要性能指標(biāo)進(jìn)行了仿真及實(shí)際功能測試，并給出了時(shí)序仿真波形圖和實(shí)際測試的結(jié)果。最后對于RS軟判決譯碼器的實(shí)現(xiàn)進(jìn)行試探性的研究。 本文的主要工作有：1)采用現(xiàn)場可編程門陣列(FPGA)實(shí)現(xiàn)了 RS 碼的編碼和譯碼；2)采用更高效的RiBM算法，不僅減少了邏輯單元(Logic Element)的使用量，而且速度上也得到提高；3)用 VHDL 語言實(shí)現(xiàn)RS編碼譯碼，包括伽羅華(Galoias)域內(nèi)的乘法除法器的設(shè)計(jì)，伴隨式求解電路，關(guān)鍵方程求解電路等；4)對于錢搜索電路的實(shí)現(xiàn)進(jìn)行了改進(jìn)；5)硬件上用ALrERA公司Cyclone系列的。EP1C20F324C8芯片加以實(shí)現(xiàn)。
上傳時(shí)間： 2013-04-24
上傳用戶：qoovoop
在無線通信系統(tǒng)中,信號在傳輸過程中由于多徑效應(yīng)和信道帶寬的有限性以及信道特性的不完善性導(dǎo)致不可避免地產(chǎn)生碼間串?dāng)_(Intersymbol Interference).為了克服碼間串?dāng)_所帶來的信號畸變,則必須在接收端增加均衡器,以補(bǔ)償信道特性,正確恢復(fù)發(fā)送序列.盲均衡器由于不需要訓(xùn)練序列,僅利用接收信號的統(tǒng)計(jì)特性就能對信道特性進(jìn)行均衡,消除碼間串?dāng)_,成為近年來通信領(lǐng)域研究的熱點(diǎn)課題.本課題采用已經(jīng)取得了很多研究成果的Bussgang類盲均衡算法,主要因?yàn)樗挠?jì)算復(fù)雜度小,便于實(shí)時(shí)實(shí)現(xiàn),具有較好的性能.本文探討了以FPGA(Field programmable Gates Array)為平臺,使用Verilog HDL(Hardware Description Language)語言設(shè)計(jì)并實(shí)現(xiàn)基于Bussgang類型算法的盲均衡器的硬件系統(tǒng).本文簡要介紹了Bussgang類型盲均衡算法中的判決引導(dǎo)LMS(DDLMS)和常模(CMA)兩種算法和FPGA設(shè)計(jì)流程.并詳細(xì)闡述了基于FPGA的信道盲均衡器的設(shè)計(jì)思想、設(shè)計(jì)結(jié)構(gòu)和Verilog設(shè)計(jì)實(shí)現(xiàn),以及分別給出了各個(gè)模塊的結(jié)構(gòu)框圖以及驗(yàn)證結(jié)果.本課題所設(shè)計(jì)和實(shí)現(xiàn)的信道盲均衡器,為電子設(shè)計(jì)自動化(EDA)技術(shù)做了有益的探索性嘗試,對今后無線通信系統(tǒng)中的單芯片可編程系統(tǒng)(SOPC)的設(shè)計(jì)運(yùn)用有著積極的借鑒意義.
上傳時(shí)間： 2013-07-25
上傳用戶：cuibaigao
隨著信息技術(shù)的發(fā)展，系統(tǒng)級芯片SoC(System on a Chip)成為集成電路發(fā)展的主流。SoC技術(shù)以其成本低、功耗小、集成度高的優(yōu)勢正廣泛地應(yīng)用于嵌入式系統(tǒng)中。通過對8位增強(qiáng)型CPU內(nèi)核的研究及其在FPGA(Field programmable Gate Arrav)上的實(shí)現(xiàn)，對SoC設(shè)計(jì)作了初步研究。 在對Intel MCS-8051的匯編指令集進(jìn)行了深入地分析的基礎(chǔ)上，按照至頂向下的模塊化的高層次設(shè)計(jì)流程，對8位CPU進(jìn)行了頂層功能和結(jié)構(gòu)的定義與劃分，并逐步細(xì)化了各個(gè)層次的模塊設(shè)計(jì)，建立了具有CPU及定時(shí)器，中斷，串行等外部接口的模型。 利用5種尋址方式完成了8位CPU的數(shù)據(jù)通路的設(shè)計(jì)規(guī)劃。利用有限狀態(tài)機(jī)及微程序的思想完成了控制通路的各個(gè)層次模塊的設(shè)計(jì)規(guī)劃。利用組合電路與時(shí)序電路相結(jié)合的思想完成了定時(shí)器，中斷以及串行接口的規(guī)劃。采用邊沿觸發(fā)使得一個(gè)機(jī)器周期對應(yīng)一個(gè)時(shí)鐘周期，執(zhí)行效率提高。使用硬件描述語言實(shí)現(xiàn)了各個(gè)模塊的設(shè)計(jì)。借助EDA工具ISE集成開發(fā)環(huán)境完成了各個(gè)模塊的編程、調(diào)試和面向FPGA的布局布線；在Synplify pro綜合工具中完成了綜合；使用Modelsim SE仿真工具對其進(jìn)行了完整的功能仿真和時(shí)序仿真。 設(shè)計(jì)了一個(gè)通用的擴(kuò)展接口控制器對原有的8位處理器進(jìn)行擴(kuò)展，加入高速DI，DO以及SPI接口，增強(qiáng)了8位處理器的功能，可以用于現(xiàn)有單片機(jī)進(jìn)行升級和擴(kuò)展。 本設(shè)計(jì)的CPU全面兼容MCS-51匯編指令集全部的111條指令，在時(shí)鐘頻率和指令的執(zhí)行效率指標(biāo)上均優(yōu)于傳統(tǒng)的MCS-51內(nèi)核。本設(shè)計(jì)以硬件描述語言代碼形式存在可與任何綜合庫、工藝庫以及FPGA結(jié)合開發(fā)出用戶需要的固核和硬核，可讀性好，易于擴(kuò)展使用，易于升級，比較有實(shí)用價(jià)值。本設(shè)計(jì)通過FPGA驗(yàn)證。
標(biāo)簽： FPGA CPU 8位 增強(qiáng)型
上傳時(shí)間： 2013-04-24
上傳用戶：jlyaccounts
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
