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qUARTus

qUARTusIIdesign是最高級和復雜的，用于system-on-a-programmable-chip(SOPC)的設計環境。qUARTusIIdesign提供完善的timingclosure和LogicLock?基于塊的設計流程。qUARTusIIdesign是唯一一個包括以timingclosure和基于塊的設計流為基本特征的programmablelogicdevice(PLD)的軟件。qUARTusII設計軟件改進了性能、提升了功能性、解決了潛在的設計延遲等，在工業領域率先提供FPGA與mask-programmeddevices開發的統一工作流程。

  • 基于CycloneIII構成的RS編碼系統

    本文采用Altera公司的FPGA器件Cyclone III系列EP3C10作為核心器件構成了R-S（255，223）編碼系統；利用qUARTus II 9.0作為硬件仿真平臺，用硬件描述語言Verilog_HDL實現編程，并且通過JTAG接口與EP3C10連接。R-S（Reed-Solomon）碼是一類糾錯能力很強的特殊的非二進制BCH碼，能應對隨機性和突發性錯誤，廣泛應用于各種通信系統中和保密系統中。R-S（255，223）碼能夠檢測32字節長度和糾錯16字節長度的連續數據錯誤信息。

    標簽： CycloneIII RS編碼

    上傳時間： 2013-10-08

    上傳用戶：yuchunhai1990

  • MagicSOPC例程編譯異常及解決方法

    1.1 問題產生的環境1.1.1 軟件環境1. PC機的系統為Microsoft Window XP Professional版本2002 Service Pack 2；2. qUARTus II V7.0軟件，并安裝了MegaCore IP V7.0；3. NiosII IDE 7.0軟件。1.1.2 硬件環境核心板的芯片是EP2C35F672C8N的MagicSOPC實驗箱的硬件系統。硬件的工作環境是在普通的環境下。1.2 問題的現象在使用MagicSOPC實驗箱的光盤例程時，使用qUARTus II編譯工程時出現編譯錯誤，錯誤提示信息如圖1.1、圖1.2所示。

    標簽： MagicSOPC 編譯

    上傳時間： 2013-11-23

    上傳用戶：Alick

  • 基于Verilog HDL設計的多功能數字鐘

    本文利用Verilog HDL 語言自頂向下的設計方法設計多功能數字鐘，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優點，并通過Altera qUARTusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過下載到FPGA 芯片后，可應用于實際的數字鐘顯示中。 關鍵詞：Verilog HDL；硬件描述語言；FPGA Abstract: In this paper, the process of designing multifunctional digital clock by the Verilog HDL top-down design method is presented, which has shown the readability, portability and easily understanding of Verilog HDL as a hard description language. Circuit synthesis and simulation are performed by Altera qUARTusⅡ 4.1 and ModelSim SE 6.0. The program can be used in the truly digital clock display by downloading to the FPGA chip. Keywords: Verilog HDL；hardware description language；FPGA

    標簽： Verilog HDL 多功能 數字

    上傳時間： 2013-11-10

    上傳用戶：hz07104032

  • Altera ModelSim 6.5仿真入門教程

        Altera ModelSim 6.5仿真入門教程，需要的可自行下載。 　　平臺 　　軟件：ModelSim-Altera 6.5e （qUARTus II 10.0） Starter Edition 　　內容 　　1 設計流程 　　使用ModelSim仿真的基本流程為：       　　圖1.1 使用 ModelSim仿真的基本流程 　　2 開始 　　2.1 新建工程 　　打開ModelSim后，其畫面如圖2.1所示。

    標簽： ModelSim Altera 6.5 仿真

    上傳時間： 2013-11-09

    上傳用戶：qitiand

  • 用vhdl實現雙向移位寄存器 仿真環境MAXPLUS-II

    用vhdl實現雙向移位寄存器 仿真環境MAXPLUS-II，qUARTus-

    標簽： MAXPLUS-II vhdl 移位寄存器 仿真環境

    上傳時間： 2015-04-03

    上傳用戶：wab1981

  • 內附多路選擇器

    內附多路選擇器，74系列芯片VHDL源碼，加法器，FIR，比較器等大量例子，對初學VHDL語言很有好處。可用maxplus，qUARTus，synplicity等綜合軟件進行調試

    標簽： 多路 選擇器

    上傳時間： 2013-12-26

    上傳用戶：ma1301115706

  • ALTERA　NIOS處理器實驗

    ALTERA　NIOS處理器實驗，編程環境是qUARTus，在NIOS SHELL下編譯實現功能。實驗USB接口

    標簽： ALTERA NIOS 處理器 實驗

    上傳時間： 2015-04-13

    上傳用戶：1079836864

  • ALTERA NIOS處理器

    ALTERA NIOS處理器，用VHDL在qUARTus下編寫，用NIOS SHELL調試通過，實驗LCD液晶顯示

    標簽： ALTERA NIOS 處理器

    上傳時間： 2014-01-07

    上傳用戶：ecooo

  • ALTERA NIOS處理器實驗

    ALTERA NIOS處理器實驗，qUARTus下用VHDL編譯成處理器，然后NIOS　SHELL下C 語言運行。實驗SRAM和DMA調度

    標簽： ALTERA NIOS 處理器 實驗

    上傳時間： 2015-04-13

    上傳用戶：gxf2016

  • ALTERA NIOS處理器

    ALTERA NIOS處理器，VHDL語言在qUARTus編譯通過，然后有C語言在NIOS SHELL下驅動，實驗音頻解碼

    標簽： ALTERA NIOS 處理器

    上傳時間： 2015-04-13

    上傳用戶：hebmuljb

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