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qUARTus

qUARTusIIdesign是最高級和復(fù)雜的，用于system-on-a-programmable-chip(SOPC)的設(shè)計(jì)環(huán)境。qUARTusIIdesign提供完善的timingclosure和LogicLock?基于塊的設(shè)計(jì)流程。qUARTusIIdesign是唯一一個(gè)包括以timingclosure和基于塊的設(shè)計(jì)流為基本特征的programmablelogicdevice(PLD)的軟件。qUARTusII設(shè)計(jì)軟件改進(jìn)了性能、提升了功能性、解決了潛在的設(shè)計(jì)延遲等，在工業(yè)領(lǐng)域率先提供FPGA與mask-programmeddevices開發(fā)的統(tǒng)一工作流程。

  • 突發(fā)OFDM接收機(jī)同步算法研究與實(shí)現(xiàn)

    根據(jù)突發(fā)OFDM系統(tǒng)的特點(diǎn)，提出了一種具有實(shí)用價(jià)值的OFDM幀同步方法。在經(jīng)典SC算法的基礎(chǔ)上，提出了改進(jìn)型SC算法和基于時(shí)域PN序列的改進(jìn)型SC算法。對這兩種算法進(jìn)行了仿真對比，仿真結(jié)果表明基于時(shí)域PN序列的SC算法能夠?qū)崿F(xiàn)突發(fā)幀的精同步，而改進(jìn)型SC算法只能實(shí)現(xiàn)粗同步。但是改進(jìn)型SC算法更適合FPGA實(shí)現(xiàn)，采用Verilog HDL語言，在qUARTus II上完成開發(fā)，同時(shí)給出了其在ModelSim 6.5b下的仿真結(jié)果，結(jié)果表明，方案是完全可行的。

    標(biāo)簽： OFDM 接收機(jī) 同步算法

    上傳時(shí)間： 2013-11-12

    上傳用戶：yulg

  • NIOSII用戶定制指令

    With the Altera Nios II embedded processor, you as the system designercan accelerate time-critical software algorithms by adding custominstructions to the Nios II processor instruction set. Using custominstructions, you can reduce a complex sequence of standard instructionsto a single instruction implemented in hardware. You can use this featurefor a variety of applications, for example, to optimize software innerloops for digital signal processing (DSP), packet header processing, andcomputation-intensive applications. The Nios II configuration wizard,part of the qUARTus® II software’s SOPC Builder, provides a graphicaluser interface (GUI) used to add up to 256 custom instructions to theNios II processor

    標(biāo)簽： NIOSII 用戶 定制 指令

    上傳時(shí)間： 2013-11-07

    上傳用戶：swing

  • 音頻信號數(shù)字化光纖傳輸實(shí)驗(yàn)儀信道的設(shè)計(jì)與實(shí)現(xiàn)

    介紹音頻信號數(shù)字通信實(shí)驗(yàn)裝置設(shè)計(jì)的實(shí)現(xiàn)過程，該裝置以FPGA為主控芯片，以光纖為通訊媒介，將音頻信號數(shù)字化后通過光纖實(shí)現(xiàn)傳輸，并對電路各個(gè)模塊的功能及實(shí)現(xiàn)加以說明。實(shí)驗(yàn)裝置采用分模塊式的設(shè)計(jì)，設(shè)計(jì)思路靈活，結(jié)構(gòu)清晰。電路在Altium Designer和Protel99中設(shè)計(jì)完成，并且在qUARTusⅡ環(huán)境下用VerilogHDL語言進(jìn)行編程并對程序進(jìn)行仿真。該裝置已做成了實(shí)體，可以實(shí)現(xiàn)音頻信號的發(fā)射與接收，達(dá)到設(shè)計(jì)提出的要求。

    標(biāo)簽： 音頻信號 數(shù)字化 光纖傳輸 信道

    上傳時(shí)間： 2013-10-18

    上傳用戶：GHF

  • 基于FPGA的VGA接口顯示技術(shù)

    基于qUARTus Ⅱ開發(fā)軟件，運(yùn)用verilog 語言，在FPGA 實(shí)現(xiàn)VGA 的顯示 。基于這種設(shè)計(jì)方法，可以在不使用VGA 顯示卡和計(jì)算機(jī)的情況下，實(shí)現(xiàn)VGA 圖像的顯示和控制。系統(tǒng)具有成本低、結(jié)構(gòu)簡單、應(yīng)用靈活的優(yōu)點(diǎn)，可廣泛應(yīng)用于超市、車站、飛機(jī)場等公共場所的廣告宣傳和提示信息顯示，也可應(yīng)用于工廠車間生產(chǎn)過程中的操作信息顯示，還能以多媒體形式應(yīng)用于口常生活。

    標(biāo)簽： FPGA VGA 接口 顯示技術(shù)

    上傳時(shí)間： 2014-04-02

    上傳用戶：hbsunhui

  • Altera ModelSim 6.5仿真入門教程

        Altera ModelSim 6.5仿真入門教程，需要的可自行下載。 　　平臺 　　軟件：ModelSim-Altera 6.5e （qUARTus II 10.0） Starter Edition 　　內(nèi)容 　　1 設(shè)計(jì)流程 　　使用ModelSim仿真的基本流程為：       　　圖1.1 使用 ModelSim仿真的基本流程 　　2 開始 　　2.1 新建工程 　　打開ModelSim后，其畫面如圖2.1所示。

    標(biāo)簽： ModelSim Altera 6.5 仿真

    上傳時(shí)間： 2014-12-31

    上傳用戶：niumeng16

  • qUARTus_11.1_Crack_Windows

    qUARTus破解工具

    標(biāo)簽： Crack_Windows qUARTus 11.1

    上傳時(shí)間： 2013-11-14

    上傳用戶：yyxy

  • qUARTus_11.1_Crack_Windows

    qUARTus破解工具

    標(biāo)簽： Crack_Windows qUARTus 11.1

    上傳時(shí)間： 2013-11-08

    上傳用戶：zsjinju

  • NIOS無痛入門

    本文是描述在qUARTus II 新建一個(gè)sopc系統(tǒng)的過程，希望對大家有用

    標(biāo)簽： NIOS

    上傳時(shí)間： 2013-11-25

    上傳用戶：源弋弋

  • 基于FPGA的多軸控制器設(shè)計(jì)

    介紹了一種基于FPGA的多軸控制器，控制器主要由ARM7（LPC2214）和FPGA（EP2C5T144C8）及其外圍電路組成，用于同時(shí)控制多路電機(jī)的運(yùn)動。利用Verilog HDL 硬件描述語言在FPGA中實(shí)現(xiàn)了電機(jī)控制邏輯，主要包括脈沖控制信號產(chǎn)生、加減速控制、編碼器反饋信號的辨向和細(xì)分、絕對位移記錄、限位信號保護(hù)邏輯等。論文中給出了FPGA內(nèi)部一些核心邏輯單元的實(shí)現(xiàn)，并利用qUARTus Ⅱ、Modelsim SE軟件對關(guān)鍵邏輯及時(shí)序進(jìn)行了仿真。實(shí)際使用表明該控制器可以很好控制多軸電機(jī)的運(yùn)動，并且能夠?qū)崿F(xiàn)高精度地位置控制。

    標(biāo)簽： FPGA 多軸控制器

    上傳時(shí)間： 2013-10-13

    上傳用戶：lchjng

  • 用MATLAB實(shí)現(xiàn)LPM_ROM中數(shù)據(jù)初始化

    qUARTus

    標(biāo)簽： LPM_ROM MATLAB 數(shù)據(jù) 初始化

    上傳時(shí)間： 2013-11-18

    上傳用戶：yuyizhixia

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