本文介紹了一個使用 VHDL 描述計數器的設計、綜合、仿真的全過程，作為我這一段
時間自學 FPGA/CPLD 的總結，如果有什么不正確的地方，敬請各位不幸看到這篇文章的
大俠們指正，在此表示感謝。當然，這是一個非常簡單的時序邏輯電路實例，主要是詳細
描述了一些軟件的使用方法。文章中涉及的軟件有Synplicity 公司出品的Synplify Pro 7.7.1；
Altera 公司出品的 quartus II 4.2；Mentor Graphics 公司出品的 ModelSim SE 6.0。
標簽：
VHDL
計數器
仿真
過程
上傳時間：
2016-10-04
上傳用戶：Yukiseop
