-- Title : Barrel shifter (Pure combinational) -- This VHDL design file is an open design you can redistribute it and/or -- modify it and/or implement it after contacting the author -- You can check the draft license at
標(biāo)簽： design combinational shifter Barrel
上傳時(shí)間： 2014-12-21
上傳用戶：784533221
Top module name : shifter (File name : shifter.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGHT. 3. Output pins: OUT [15:0]. 4. Input signals generated from test pattern are latched in one cycle and are synchronized at clock rising edge. 5. The SHIFT signal describes the shift number. The shift range is 0 to 15. 6. When the signal RIGHT is high, it shifts input data to right. On the other hand, it shifts input data to left. 7. When the signal SIGN is high, the input data is a signed number and it shifts with sign extension. However, the input data is an unsigned number if the signal SIGN is low. 8. You can only use following gates in Table I and need to include the delay information (Tplh, Tphl) in your design.
標(biāo)簽： shifter name module Input
上傳時(shí)間： 2013-12-13
上傳用戶：himbly
Top module name : shifter (File name : shifter.v) 2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGHT. 3. Output pins: OUT [15:0]. 4. Input signals generated from test pattern are latched in one cycle and are synchronized at clock rising edge. 5. The SHIFT signal describes the shift number. The shift range is 0 to 15. 6. When the signal RIGHT is high, it shifts input data to right. On the other hand, it shifts input data to left. 7. When the signal SIGN is high, the input data is a signed number and it shifts with sign extension. However, the input data is an unsigned number if the signal SIGN is low. 8. You can only use following gates in Table I and need to include the delay information (Tplh, Tphl) in your design.
標(biāo)簽： shifter name module Input
上傳時(shí)間： 2014-01-20
上傳用戶：三人用菜
Log shifter Gate Level Design using Verilog(IC design Lab) and Lab Note
標(biāo)簽： Lab shifter Verilog Design
上傳時(shí)間： 2016-12-01
上傳用戶：cylnpy
this module performs the task of a barrel-shifter 16 or 32 bits
標(biāo)簽： barrel-shifter performs module this
上傳時(shí)間： 2017-04-25
上傳用戶：nanxia
jhonson counter using shifter
標(biāo)簽： jhonson counter shifter using
上傳時(shí)間： 2014-09-02
上傳用戶：努力努力再努力
移位運(yùn)算器shifter 使用Verilog HDL 語(yǔ)言編寫，其輸入輸出端分別與鍵盤/顯示器LED 連接。移位運(yùn)算器是時(shí)序電路，在J鐘信號(hào)到來(lái)時(shí)狀態(tài)產(chǎn)生變化， CLK 為其時(shí)鐘脈沖。由S0、S1 、M 控制移位運(yùn)算的功能狀態(tài)，具有數(shù)據(jù)裝入、數(shù)據(jù)保持、循環(huán)右移、帶進(jìn)位循環(huán)右移，循環(huán)左移、帶進(jìn)位循環(huán)左移等功能。 CLK 是時(shí)鐘脈沖輸入，通過(guò)鍵5 產(chǎn)生高低電平M 控制工作模式， M=l 時(shí)帶進(jìn)位循環(huán)移位，由鍵8 控制CO 為允許帶進(jìn)位移位輸入，由鍵7 控制:S 控制移位模式0-3 ，由鍵6 控制，顯示在數(shù)碼管LED8 上 D[7..0]是移位數(shù)據(jù)輸入，由鍵2 和1 控制，顯示在數(shù)碼管2 和1 上 QB[7..0]是移位數(shù)據(jù)輸出，顯示在數(shù)碼管6 和5 上:cn 是移位數(shù)據(jù)輸出進(jìn)位，顯示在數(shù)碼管7 上。
標(biāo)簽： shifter Verilog HDL 移位
上傳時(shí)間： 2014-01-16
上傳用戶：wys0120
right shifter using vhdl,
標(biāo)簽： shifter right using vhdl
上傳時(shí)間： 2014-01-20
上傳用戶：lijianyu172
SPCE061A單片機(jī)硬件結(jié)構(gòu) 從第一章中SPCE061A的結(jié)構(gòu)圖可以看出SPCE061A的結(jié)構(gòu)比較簡(jiǎn)單，在芯片內(nèi)部集成了ICE仿真電路接口、FLASH程序存儲(chǔ)器、SRAM數(shù)據(jù)存儲(chǔ)器、通用IO端口、定時(shí)器計(jì)數(shù)器、中斷控制、CPU時(shí)鐘、模-數(shù)轉(zhuǎn)換器AD、DAC輸出、通用異步串行輸入輸出接口、串行輸入輸出接口、低電壓監(jiān)測(cè)低電壓復(fù)位等若干部分。各個(gè)部分之間存在著直接或間接的聯(lián)系，在本章中我們將詳細(xì)的介紹每個(gè)部分結(jié)構(gòu)及應(yīng)用。2.1 μ’nSP™的內(nèi)核結(jié)構(gòu)μ’nSP™的內(nèi)核如0所示其結(jié)構(gòu)。它由總線、算術(shù)邏輯運(yùn)算單元、寄存器組、中斷系統(tǒng)及堆棧等部分組成，右邊文字為各部分簡(jiǎn)要說(shuō)明。算術(shù)邏輯運(yùn)算單元ALUμ’nSP™的ALU在運(yùn)算能力上很有特色，它不僅能做16位基本的算術(shù)邏輯運(yùn)算，也能做帶移位操作的16位算術(shù)邏輯運(yùn)算，同時(shí)還能做用于數(shù)字信號(hào)處理的16位×16位的乘法運(yùn)算和內(nèi)積運(yùn)算。1． 16位算術(shù)邏輯運(yùn)算不失一般性，μ’nSP™與大多數(shù)CPU類似，提供了基本的算術(shù)運(yùn)算與邏輯操作指令，加、減、比較、取補(bǔ)、異或、或、與、測(cè)試、寫入、讀出等16位算術(shù)邏輯運(yùn)算及數(shù)據(jù)傳送操作。2． 帶移位操作的16位算邏運(yùn)算對(duì)圖2.1稍加留意，就會(huì)發(fā)現(xiàn)μ’nSP™的ALU前面串接有一個(gè)移位器shifter，也就是說(shuō)，操作數(shù)在經(jīng)過(guò)ALU的算邏操作前可先進(jìn)行移位處理，然后再經(jīng)ALU完成算邏運(yùn)算操作。移位包括：算術(shù)右移、邏輯左移、邏輯右移、循環(huán)左移以及循環(huán)右移。所以，μ’nSP™的指令系統(tǒng)里專有一組復(fù)合式的‘移位算邏操作’指令；此一條指令完成移位和算術(shù)邏輯操作兩項(xiàng)功能。程序設(shè)計(jì)者可利用這些復(fù)合式的指令，撰寫更精簡(jiǎn)的程序代碼，進(jìn)而增加程序代碼密集度 (Code Density)。在微控制器應(yīng)用中，如何增加程序代碼密集度是非常重要的議題；提高程序代碼密集度意味著：減少程序代碼的大小，進(jìn)而減少ROM或FLASH的需求，以此降低系統(tǒng)成本與增加執(zhí)行效能。
標(biāo)簽： SPCE 061A 061 單片機(jī)
上傳時(shí)間： 2013-10-10
上傳用戶：星仔
The objective of this projectis to design, model and simulate an autocorrelation generator circuit using 4-bit LFSR. the register and LFSR will used D flip-flop and some gates. By the autocorrelation concept, there should be 2 same length vectors, for calculating the autocorrelation , we have to design the register for storing the original vector and the shifter for make time delay.
標(biāo)簽： autocorrelation objective generator projectis
上傳時(shí)間： 2015-08-17
上傳用戶：ikemada
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