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step-Down

  • OCP3601 Step-Up DCDC Controller

    The OCP3601 is a boost topology switching regulator control IC for battery-used applications fiel

    標簽: Controller Step-Up 3601 DCDC

    上傳時間: 2013-06-11

    上傳用戶:2780285129

  • 無線信道仿真和均衡器的FPGA設計與實現

    本文主要介紹了基于FPGA的無線信道盲均衡器的設計與實現,在算法上選擇了比較成熟的DDLMS和CMA相結合的算法,結構上采用四路正交FIR濾波器模型.在設計的過程中我們采取了用MATLAB進行算法仿真,VerilogHDL語言進行FPGA設計的策略.在硬件描述語言的設計流程中,信道盲均衡器運用了Top-Down的模塊化設計方法,大大縮短了設計周期,提高了系統(tǒng)的穩(wěn)定性和可擴展性.測試結果表明均衡器所有的性能指標均達到預定目標,且工作性能良好,均衡效果較為理想,能夠滿足指標要求.本課題所設計和實現的信道盲均衡器,為FPGA芯片設計技術做了有益的探索性嘗試,對今后無線通信系統(tǒng)中的單芯片可編程系統(tǒng)(SOPC)的設計運用有著積極的借鑒意義.

    標簽: FPGA 無線信道 仿真 均衡器

    上傳時間: 2013-07-11

    上傳用戶:lwwhust

  • 西門子密鑰

    西門子s7-300plc編程軟件step-7 v5.4電子密鑰 (無限期)。

    標簽: 西門子 密鑰

    上傳時間: 2013-06-08

    上傳用戶:yepeng139

  • 基于FPGA的UART控制器的設計和實現

    文章介紹了一種在現場可編程門陣列(FPGA)上實現UART 的方法。UART 的波特率可設置調整,工作狀態(tài)可讀取。系統(tǒng)結構進行了模塊化分解,使之適應自頂向下(Top-Down)的設計方

    標簽: FPGA UART 控制器

    上傳時間: 2013-04-24

    上傳用戶:cjl42111

  • PCI總線接口控制器的FPGA設計

    本論文采用TOP-DOWN設計方法對PCI總線接口控制器的設計與實現進行了研究,對PCI總線協(xié)議做了比較深刻的理解和分析.本論文以PCI總線接口控制器的設計和實現為線索,闡述了PCI總線接口控制器設計、仿真及綜合、驗證的各個步驟,以及PCI板卡驅動程序的編寫和調試.作為PCI接口控制器下一步發(fā)展的前瞻性研究,還介紹PCI接口控制器DMA傳輸方式的實現思路及功能模塊劃分.在本論文的研究中,重點分析了PCI總線接口控制器的設計、對PCI總線協(xié)議的分析理解是進行PCI總線接口控制器設計的前提,而對PCI總線接口控制器的功能分析和結構劃分是設計的關鍵.本論文在對PCI總線接口控制器的功能分析和結構分析的基礎上,對PCI總線接口控制器的整體設計和子模塊的劃分和實現進行了詳細的分析闡述.通過本論文的研究,完成了PCI總線接口控制器的設計,并且通過編寫測試激勵程序完成了功能仿真,以及布局布線后的時序仿真,并設計了PCB實驗板進行了測試,證明所實現的PCI接口控制器完成了要求的功能.

    標簽: FPGA PCI 總線接口 控制器

    上傳時間: 2013-04-24

    上傳用戶:stvnash

  • 無線信道仿真和均衡器的FPGA設計與實現

    本文主要介紹了基于FPGA的無線信道盲均衡器的設計與實現,在算法上選擇了比較成熟的DDLMS和CMA相結合的算法,結構上采用四路正交FIR濾波器模型.在設計的過程中我們采取了用MATLAB進行算法仿真,VerilogHDL語言進行FPGA設計的策略.在硬件描述語言的設計流程中,信道盲均衡器運用了Top-Down的模塊化設計方法,大大縮短了設計周期,提高了系統(tǒng)的穩(wěn)定性和可擴展性.測試結果表明均衡器所有的性能指標均達到預定目標,且工作性能良好,均衡效果較為理想,能夠滿足指標要求.本課題所設計和實現的信道盲均衡器,為FPGA芯片設計技術做了有益的探索性嘗試,對今后無線通信系統(tǒng)中的單芯片可編程系統(tǒng)(SOPC)的設計運用有著積極的借鑒意義.

    標簽: FPGA 無線信道 仿真 均衡器

    上傳時間: 2013-05-28

    上傳用戶:huyiming139

  • 基于FPGA的HDLC協(xié)議控制器的設計

    本文以符號多項式理論為基礎,從理論上論證了任意長度比特組合的CRC校驗碼的并行算法,提出了并行CRC計算的數學模型,并且以8位二進制序列(即一個字節(jié))為例,介紹了利用此數學模型計算校驗碼的方法,最后給出了與此算法相對應的VHDL模型。經過對實驗數據的對比分析,表明文中所提并行CRC算法的關鍵路徑延遲和硬件面積都得到了優(yōu)化,以Top-Down設計方法給出了一種HDLC協(xié)議控制器的設計方案,用VHDL語言進行了行為級描述,采用Xilinx公司的FPGA產品進行實現。

    標簽: FPGA HDLC 協(xié)議控制器

    上傳時間: 2013-06-09

    上傳用戶:s363994250

  • 基于FPGA的PCI總線接口控制器的設計

    為了滿足外圍設備之間、外圍設備與主機之間高速數據傳輸,Intel公司于1991年提出PCI(Peripheral Component Interconnect)總線的概念,即周邊器件互連。因為PCI總線具有極高的數據傳輸率,所以在數字圖形、圖像和語音處理以及高速數據采集和處理等方面得到了廣泛的應用。 本論文首先對PCI總線協(xié)議做了比較深刻的分析,從設計要求和PCI總線規(guī)范入手,采用TOP-DOWN設計方法完成了PCI總線接口從設備控制器FPGA設計的功能定義:包括功能規(guī)范、性能要求、系統(tǒng)環(huán)境、接口定義和功能描述。其次從簡化設計、方便布局的角度考慮,完成了系統(tǒng)的模塊劃分。并結合設計利用SDRAM控制器來驗證PCI接口電路的性能。 然后通過PCI總線接口控制器的仿真、綜合及硬件驗證的描述介紹了用于FPGA功能驗證的硬件電路系統(tǒng)的設計,驗證系統(tǒng)方案的選擇,并描述了PCI總線接口控制器的布局布線結果以及硬件驗證的電路設計和調試方法。通過編寫測試激勵程序完成了功能仿真,以及布局布線后的時序仿真,并設計了PCB實驗板進行測試,證明所實現的PCI接口控制器完成了要求的功能。 最后,介紹了利用驅動程序開發(fā)工具DDK軟件進行軟件設計與開發(fā)的過程。完成系統(tǒng)設計及模塊劃分后,使用硬件描述語言(VHDL)描述系統(tǒng),并驗證設計的正確性。

    標簽: FPGA PCI 總線接口 控制器

    上傳時間: 2013-07-15

    上傳用戶:1134473521

  • 基于FPGA的藍牙HCIUART控制接口設計

    通用異步收發(fā)器UART(Universal Asynchronous Receiver/Transmitter)是廣泛使用的串行傳輸協(xié)議。串行外設用到異步串行接口一般采用專用集成電路實現。但是這類芯片一般包含許多輔助模塊,而時常不需要使用完整的UART的功能和輔助功能,或者當在FPGA上設計時,需要將UART功能集成到FPGA內部而不能使用芯片。藍牙主機控制器接口則是實現主機設備與藍牙模塊之間互操作的控制部件。當在使用藍牙設備的時候尤其是在監(jiān)控場所,接口控制器在控制數據與計算機的傳輸上就起了至關重要的作用。 論文針對信息技術的發(fā)展和開發(fā)過程中的實際需要,設計了一個藍牙HCI-UART(Host Controller Interface-Universal Asynchronous Receiver/Transmitter)控制接口的模塊。使用VHDL將其核心功能集成,既可以單獨使用,也可集成到系統(tǒng)芯片中,并且整個設計緊湊、穩(wěn)定且可靠,其用途廣泛,具有一定的使用價值。 本設計采用TOP-DOWN設計方法,整體上分為UART接口和藍牙主機控制器接口兩部分。首先根據UART和藍牙主機控制器接口的實現原理和設計指標要求進行系統(tǒng)設計,對系統(tǒng)劃分模塊以及各個模塊的信號連接;然后進行模塊設計,設計出每個模塊的功能,并用VHDL語言編寫代碼來實現模塊功能;再使用ISE8.2I自帶的仿真器對各模塊進行功能仿真和時序仿真;最后進行硬件驗證,在Virtex-II開發(fā)板上對系統(tǒng)進行功能驗證。實現了發(fā)送、接收和波特率發(fā)生等功能,驗證了結果,表明設計正確,功能良好,符合設計要求。

    標簽: HCIUART FPGA 藍牙 控制

    上傳時間: 2013-04-24

    上傳用戶:tianyi223

  • 交織與解交織的算法研究及FPGA實現

    本文主要研究了數字聲音廣播系統(tǒng)(DAB)內交織器與解交織器的算法及硬件實現方法。時間交織器與解交織器的硬件實現可以有幾種實現方案,本文對其性能進行了分析比較,選擇了一種工程中實用的設計方案進行設計,并將設計結果以FPGA設計驗證。時間解交織器的交織速度、電路面積、占用內存、是設計中主要因素,文中采用了單口SRAM實現,減少了對存儲器的使用,利用lC設計的優(yōu)化設計方法來改善電路的面積。硬件實現是采用工業(yè)EDA標準Top-to-Down設計思想來設計時間解交織,使用verilogHDL硬件描述語言來描述解交織器,用Cadence Nc-verilog進行仿真,Debussy進行debug,在Altera公司的FPGA開發(fā)板上進行測試,然后用ASIC實現。測試結果證明:時間解交織器的輸出正確,實現速度較快,占用面積較小。

    標簽: FPGA 算法研究

    上傳時間: 2013-04-24

    上傳用戶:梧桐

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