Altera可重配置PLL使用手冊0414-3。
標(biāo)簽： Altera 0414 PLL 可重配置
上傳時(shí)間： 2013-10-17
上傳用戶：zhqzal1014
色環(huán)電阻識(shí)別小程序V1.0--功能說明： 1、能直接根據(jù)色環(huán)電阻的顏色計(jì)算出電阻值和偏差； 2、能根據(jù)電阻值，反標(biāo)電阻顏色； 3、支持四環(huán)、五環(huán)電阻計(jì)算； 4、帶萬用表直讀數(shù)； 色環(huán)電阻識(shí)別小程序--使用說明： 1、選擇電阻環(huán)數(shù)；（四環(huán)電阻或五環(huán)電阻） 2、如果是“色環(huán)轉(zhuǎn)阻值”則：鼠標(biāo)點(diǎn)擊對應(yīng)環(huán)的顏色，然后點(diǎn)按鈕“色環(huán)→阻值” 3、如果是“阻值轉(zhuǎn)色環(huán)”則：輸入相應(yīng)阻值、單位、精度，點(diǎn)按鈕“阻值→色環(huán)” 國家標(biāo)稱電阻值說明： ★E6±20%系列：1.0、1.5、2.2、3.3、4.7、6.8 E12±10%系列：1.0、1.2、1.5、1.8、2.2、2.7、3.3、3.9、4.7、5.6、6.8、8.2、9.1 E24 I級±5%：1.0、1.1、1.2、1.3、1.5、1.6、1.8、2.0、2.2、2.4、2.7、3.0、3.3、3.6、3.9、4.3、4.7、5.1、5.6、6.2、6.8、7.5、8.2、9.1 使用注意事項(xiàng)： 1、請不要帶電和在路測試電阻，這樣操作既不安全也不能測出正確阻值； 2、請不要用手接觸到電阻引腳，因?yàn)槿梭w也有電阻，會(huì)使測試值產(chǎn)生誤差； 3、請正確選擇萬用表的檔位（電阻檔）和量程（200、20K、2M量程)
標(biāo)簽： 最新電阻色環(huán)的 教程 識(shí)別
上傳時(shí)間： 2013-11-24
上傳用戶：tou15837271233
Cadence SPB16.3 速成教材--龍治銘，系統(tǒng)介紹了整個(gè)設(shè)計(jì)流程，從原理圖到PCB。
上傳時(shí)間： 2013-11-16
上傳用戶：fandeshun
此為ORCAD10.3精簡版本。
上傳時(shí)間： 2015-01-02
上傳用戶：yanming8525826
This application note provides a detailed description of the Spartan™-3 configurationarchitecture. It explains the composition of the bitstream file and how this bitstream isinterpreted by the configuration logic to program the part. Additionally, a methodology ispresented that will guide the user through the readback process. This information can be usedfor partial reconfiguration or partial readback.
標(biāo)簽： Spartan XAPP 452 架構(gòu)
上傳時(shí)間： 2013-11-16
上傳用戶：qingdou
The introduction of Spartan-3™ devices has createdmultiple changes in the evolution of embedded controldesigns and pushed processing capabilities to the “almostfreestage.” With these new FPGAs falling under $20, involume, with over 1 million system gates, and under $5for 100K gate-level units, any design with programmablelogic has a readily available 8- or 16-bit processor costingless than 75 cents and 32-bit processor for less than $1.50.
上傳時(shí)間： 2013-10-21
上傳用戶：ligi201200
XAPP520將符合2.5V和3.3V I/O標(biāo)準(zhǔn)的7系列FPGA高性能I/O Bank進(jìn)行連接 The I/Os in Xilinx® 7 series FPGAs are classified as either high range (HR) or high performance (HP) banks. HR I/O banks can be operated from 1.2V to 3.3V, whereas HP I/O banks are optimized for operation between 1.2V and 1.8V. In circumstances that require an HP 1.8V I/O bank to interface with 2.5V or 3.3V logic, a range of options can be deployed. This application note describes methodologies for interfacing 7 series HP I/O banks with 2.5V and 3.3V systems
上傳時(shí)間： 2013-11-06
上傳用戶：wentianyou
介紹了外置式USB無損圖像采集卡的設(shè)計(jì)和實(shí)現(xiàn)方案，它用于特殊場合的圖像處理及其相關(guān)領(lǐng)域。針對圖像傳輸?shù)奶攸c(diǎn)，結(jié)合FPCA/CPLD和USB技術(shù)，給出了硬件實(shí)現(xiàn)框圖，同時(shí)給出了PPGA/CPLD內(nèi)部時(shí)序控制圖和USB程序流程圖，結(jié)合框圖和部分程序源代碼，具體講述了課題中遇到的難點(diǎn)和相應(yīng)的解決方案。
上傳時(shí)間： 2013-10-29
上傳用戶：qw12
摘要:本應(yīng)用指南提供了一種方法可從3.3V接口對Spartan™-3和Spartan-3L FPGA進(jìn)行配置。它針對每種配置模式都提供了一組經(jīng)驗(yàn)證的連接框圖。這些框圖是完整且可直接使用的解決方案。
標(biāo)簽： Spartan FPGA 3.3 應(yīng)用指南
上傳時(shí)間： 2015-01-02
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PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測試點(diǎn)供工廠ICT 測試治具使用ICT 測試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測試用之TEST PAD(測試點(diǎn))，其原則如下：1. 一般測試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測試點(diǎn)最小可至30mil.測試點(diǎn)與元件PAD 的距離最小為40mil。2. 測試點(diǎn)與測試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測試點(diǎn)必須均勻分佈於PCB 上，避免測試時(shí)造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點(diǎn)設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時(shí)間： 2013-11-17
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