一个人看的www视频在线免费观看一个人看的www久久 ,国产免费观看久久,亚洲视频免费

v-hdl

用verilog HDL編寫的并串轉(zhuǎn)換模塊

用verilog HDL編寫的并串轉(zhuǎn)換模塊，在ISE軟件仿真過，也可綜合

標(biāo)簽： verilog HDL 編寫轉(zhuǎn)換模塊

上傳時(shí)間： 2014-10-10

上傳用戶：han_zh
Hide and Seek v 4.1 數(shù)字隱藏工具

Hide and Seek v 4.1 數(shù)字隱藏工具

標(biāo)簽： Hide Seek 4.1 and

上傳時(shí)間： 2017-07-20

上傳用戶：asasasas
uart using verilog hdl

uart using verilog hdl

標(biāo)簽： verilog using uart hdl

上傳時(shí)間： 2017-07-21

上傳用戶：haoxiyizhong
LinQ SQL TẤ N CÔ NG KIỂ U SQL INJECTION - TÁ C HẠ I VÀ PHÒ NG TR

LinQ SQL TẤ N CÔ NG KIỂ U SQL INJECTION - TÁ C HẠ I VÀ PHÒ NG TRÁ NH

標(biāo)簽： INJECTION SQL LinQ 7844

上傳時(shí)間： 2013-12-15

上傳用戶：eclipse
Bitrate adaptation standard V.110 (asynchronous data transmission over ISDN)

Bitrate adaptation standard V.110 (asynchronous data transmission over ISDN)

標(biāo)簽： asynchronous transmission adaptation standard

上傳時(shí)間： 2017-07-21

上傳用戶：水口鴻勝電器
V.120 standard (including corrigendum)

V.120 standard (including corrigendum)

標(biāo)簽： corrigendum including standard 120

上傳時(shí)間： 2017-07-21

上傳用戶：13188549192
g a w k或GNU awk是由Alfred V. A h o

g a w k或GNU awk是由Alfred V. A h o，Peter J.We i n b e rg e r和Brian W. K e r n i g h a n于1 9 7 7年為U N I X創(chuàng)建的a w k編程語言的較新版本之一。a w k出自創(chuàng)建者姓的首字母。a w k語言（在其所有的版本中）是一種具有很強(qiáng)能力的模式匹配和過程語言。a w k獲取一個(gè)文件（或多個(gè)文件）來查找匹配特定模式的記錄。當(dāng)查到匹配后，即執(zhí)行所指定的動(dòng)作。作為一個(gè)程序員，你不必操心通過文件打開、循環(huán)讀每個(gè)記錄，控制文件的結(jié)束，或執(zhí)行完后關(guān)閉文件。

標(biāo)簽： V. Alfred GNU awk

上傳時(shí)間： 2014-01-02

上傳用戶：hwl453472107
verilog HDL 代碼綜合風(fēng)格

verilog HDL 代碼綜合風(fēng)格，非常適合初學(xué)者

標(biāo)簽： verilog HDL 代碼

上傳時(shí)間： 2013-12-03

上傳用戶：xaijhqx
次代碼利用verilog HDL來描述的

次代碼利用verilog HDL來描述的，可以實(shí)現(xiàn)2倍頻功能，只是頻率有一點(diǎn)誤差。

標(biāo)簽： verilog HDL 代碼

上傳時(shí)間： 2014-01-11

上傳用戶：維子哥哥
本文介紹了樂曲演奏電路的設(shè)計(jì)與實(shí)現(xiàn)中涉及的CPLD／FPGA可編程邏輯控件,開發(fā)環(huán)境MAX+PLUSⅡ,硬件描述語言HDL以及介紹了在MAX+PLUSⅡ的EDA 軟件平臺(tái)上, 一種基于FPGA 的樂曲

本文介紹了樂曲演奏電路的設(shè)計(jì)與實(shí)現(xiàn)中涉及的CPLD／FPGA可編程邏輯控件,開發(fā)環(huán)境MAX+PLUSⅡ,硬件描述語言HDL以及介紹了在MAX+PLUSⅡ的EDA 軟件平臺(tái)上, 一種基于FPGA 的樂曲發(fā)生器的設(shè)計(jì)方法, 并給出了設(shè)計(jì)的頂層電路圖和底層模塊的VHDL（或AHDL）源程序。該設(shè)計(jì)的正確性已通過硬件實(shí)驗(yàn)得到驗(yàn)證。

標(biāo)簽： FPGA PLUS MAX CPLD

上傳時(shí)間： 2014-02-01

上傳用戶：wff

主站蜘蛛池模板：凤冈县| 怀安县| 沾化县| 宁海县| 怀仁县| 中方县| 屯门区| 富顺县| 友谊县| 舞钢市| 信阳市| 吉木萨尔县| 沙雅县| 梅河口市| 桐庐县| 宜宾市| 湘潭县| 成武县| 紫阳县| 武陟县| 漳州市| 沙河市| 江津市| 舒城县| 巴中市| 汉中市| 宽甸| 罗城| 英吉沙县| 林甸县| 穆棱市| 景泰县| 乌拉特前旗| 福建省| 新竹县| 邻水| 东城区| 廉江市| 肇东市| 防城港市| 嘉祥县|