數字均衡器是通訊信道抗碼間干擾的重要環節,這是一個用vHDL寫的代碼以及用SYNPLIFY8.0綜合的RTL電路圖 它包含三個模塊FILTER,ERR_DECISION,ADJUST 希望對大家有用.
標簽： ERR_DECISION SYNPLIFY FILTER ADJUST
上傳時間： 2015-06-09
上傳用戶：cazjing
這是一個用vHDL層次化設計的一個九九乘法表源文件,還包含仿真波形
標簽： vHDL 乘法 仿真 波形
上傳時間： 2013-12-18
上傳用戶：ainimao
自己在ISE下用vHDL寫的UART，簡單，易懂
標簽： vHDL UART ISE
上傳時間： 2015-06-10
上傳用戶：jackgao
vHDL一些重要的例子 內容很豐富 無解壓密碼
標簽： vHDL 解壓 密碼
上傳時間： 2014-12-08
上傳用戶：GavinNeko
vHDL和verling hdl 的加法器
標簽： verling vHDL hdl 加法器
上傳用戶：qiaoyue
一個用vHDL編寫的在CPLD上實現模擬交通燈的程序源代碼
標簽： vHDL CPLD 編寫 模擬交通燈
上傳時間： 2014-01-24
上傳用戶：宋桃子
vHDL實現watchdog，在邏輯中可以加入本模塊，實現看門狗。
標簽： watchdog vHDL
上傳時間： 2014-03-05
上傳用戶：zhoujunzhen
關于電子琴的vHDL小程序，喜歡vHDL的朋友可以下了看下，學習學習
標簽： vHDL 電子琴 程序
上傳時間： 2014-01-04
上傳用戶：yepeng139
電梯控制的vHDL程序及其仿真，用的是MAX+PLUSii，要下的頂
標簽： vHDL 電梯控制 仿真 程序
上傳時間： 2013-12-23
上傳用戶：咔樂塢
很不錯的vHDL學習實例 幾十個編程事例 輕松上手
標簽： vHDL 編程
上傳時間： 2013-12-15
上傳用戶：gtzj
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