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veilog

  • veilog 代碼 用戶可以直接調(diào)用

    veilog 代碼 用戶可以直接調(diào)用，作為底層模塊。同時已經(jīng)編譯成功，可以作為基本單元庫。

    標(biāo)簽： veilog 代碼 用戶

    上傳時間： 2014-01-14

    上傳用戶：ayfeixiao

  • veilog實現(xiàn)的狀態(tài)機(jī)乘法器.可以參考

    veilog實現(xiàn)的狀態(tài)機(jī)乘法器.可以參考

    標(biāo)簽： veilog 狀態(tài) 乘法器

    上傳時間： 2013-12-31

    上傳用戶：yulg

  • 用veilog HDL編的七段譯碼顯示電路。自己做的第一個此類程序

    用veilog HDL編的七段譯碼顯示電路。自己做的第一個此類程序，編譯仿真通過，感覺不錯

    標(biāo)簽： veilog HDL 譯碼 顯示電路

    上傳時間： 2014-01-25

    上傳用戶：gououo

  • veilog例程書籍

    veilog例程書籍，有8255的例程，還有其他的程序

    標(biāo)簽： veilog 書籍

    上傳時間： 2013-12-06

    上傳用戶：qweqweqwe

  • 一個veilog HDL程序

    一個veilog HDL程序，可以直接應(yīng)用，

    標(biāo)簽： veilog HDL 程序

    上傳時間： 2014-01-21

    上傳用戶：chongcongying

  • 在FPGA實現(xiàn)的加法器實現(xiàn)的veilog代碼

    在FPGA實現(xiàn)的加法器實現(xiàn)的veilog代碼，應(yīng)用軟件為賽林思公司的ISE9.1

    標(biāo)簽： veilog FPGA 加法器 代碼

    上傳時間： 2017-05-16

    上傳用戶：youlongjian0

  • 基于FPGA的16點FFT實現(xiàn)veilog

    基于FPGA的16點FFT實現(xiàn)veilog

    標(biāo)簽： veilog FPGA FFT

    上傳時間： 2013-11-25

    上傳用戶：lixinxiang

  • DDR SDRAM的veilog hdl程序

    DDR SDRAM的veilog hdl程序，經(jīng)過驗證 效果不錯

    標(biāo)簽： veilog SDRAM DDR hdl

    上傳時間： 2017-08-11

    上傳用戶：tonyshao

  • 基于FPGA的GPS中頻數(shù)字接收機(jī)

    本文進(jìn)行了基于FPGA的GPS直序偽碼擴(kuò)頻接收機(jī)的設(shè)計和數(shù)字化硬件實現(xiàn)。論文首先對GPS衛(wèi)星導(dǎo)航定位系統(tǒng)進(jìn)行了分析，并對與數(shù)字化接收機(jī)直接相關(guān)聯(lián)的GPS信號中頻部分結(jié)合實際系統(tǒng)要求進(jìn)行了設(shè)計和分析，由此確定了數(shù)字化偽碼捕獲跟蹤接收機(jī)研制的具體要求，之后完成了接收機(jī)中頻數(shù)字化方案設(shè)計。同時對偽碼捕獲跟蹤后端的載波捕獲跟蹤的實現(xiàn)方案進(jìn)行了描述和分析。最后利用EDA工具在FPGA芯片上實現(xiàn)了GPS數(shù)字化接收機(jī)的偽碼捕獲跟蹤。 受工作環(huán)境的制約，GPS衛(wèi)星接收機(jī)系統(tǒng)首先表現(xiàn)為功率受限系統(tǒng)，接收機(jī)必須滿足在低信噪比條件下工作。同時接收機(jī)與衛(wèi)星間高動態(tài)產(chǎn)生的多普勒頻率，給接收機(jī)實現(xiàn)快速捕獲帶來了難度。通過仿真分析，綜合了實現(xiàn)難度和性能兩方面因素，針對小信噪比工作條件提出了改進(jìn)型的序貫偽碼捕獲實施方案。同時按照捕獲概率和時間的要求，對接收機(jī)偏壓、上、下門限、NCO增益等進(jìn)行了設(shè)計和仿真分析，確定了捕獲的數(shù)字化實現(xiàn)方案，偽碼跟蹤采用超前滯后環(huán)方案。捕獲完成后可使本地偽碼與接收偽碼的相對誤差保持在±1/4碼元范圍內(nèi)，而跟蹤環(huán)路的跟蹤范圍為±4/3碼元，保證了捕獲到跟蹤的可靠銜接，同時采用可變環(huán)路帶寬措施解決了跟蹤速度和精度的矛盾。 在數(shù)字化實現(xiàn)設(shè)計中，給出了詳細(xì)的數(shù)字化實現(xiàn)方案和分析，這樣在保證工作精度的同時盡量減少硬件資源的開銷，利用EDA工具，采用veilog設(shè)計語言在Xilinx的VirtexII系列的XC2V500fg256的FPGA上完成數(shù)字化接收機(jī)偽碼捕獲跟蹤的實現(xiàn)，并在其開發(fā)平臺上對數(shù)字化接收機(jī)進(jìn)行了仿真驗證，在給定的工作條件下達(dá)到了設(shè)計性能和指標(biāo)要求。

    標(biāo)簽： FPGA GPS 中頻 數(shù)字接收機(jī)

    上傳時間： 2013-04-24

    上傳用戶：15510133306

  • 串口操作源代碼

    串口操作源代碼，本代碼采用veilog hdl語言編寫，并經(jīng)過本人多次驗證。

    標(biāo)簽： 串口 操作 源代碼

    上傳時間： 2015-05-20

    上傳用戶：luke5347

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