Lattice公司的A Verilog HDL Test Bench Primer應(yīng)用手冊(cè)
標(biāo)簽： Lattice Verilog Primer Bench
上傳時(shí)間： 2015-04-25
上傳用戶：宋桃子
硬件uart源程序verilog HDL，即相關(guān)文檔
標(biāo)簽： verilog uart HDL 硬件
上傳用戶：pompey
Verilog HDL 程序 雙路脈沖發(fā)生器的代碼 包含了鍵盤控制，LED顯示，脈沖發(fā)生，脈沖頻率測(cè)量模塊 是我自己寫得，希望能對(duì)你有幫助，有問(wèn)題可以mail：shaojunwu1@163.com
標(biāo)簽： Verilog HDL 程序 代碼
上傳時(shí)間： 2015-04-26
上傳用戶：wpt
這個(gè)程序列使用一些小技巧來(lái)讀取一個(gè)手寫板的數(shù)據(jù)。這個(gè)手寫板是從市面上買回來(lái)的﹐沒(méi)有修改任何硬體﹐只須接上主機(jī)﹐啟動(dòng)程式﹐用手寫板書寫﹐這個(gè)程序就會(huì)顯示從手寫板上輸出的數(shù)據(jù)
標(biāo)簽： 程序 修改 程式
上傳用戶：cjf0304
用cpld實(shí)現(xiàn)曼徹斯特編碼 用verilog HDL進(jìn)行曼徹斯特編碼，用于通信中
標(biāo)簽： verilog cpld HDL 曼徹斯特編碼
上傳時(shí)間： 2015-05-02
上傳用戶：chenbhdt
異步FIFO控制器的設(shè)計(jì) 主要用于異步先進(jìn)先出控制器的設(shè)計(jì)。 所用語(yǔ)言Verilog HDL.
標(biāo)簽： Verilog FIFO HDL 控制器
上傳時(shí)間： 2014-11-05
上傳用戶：bjgaofei
D觸發(fā)器的設(shè)計(jì) 主要用在時(shí)序電路中。 所用語(yǔ)言為Verilog HDL.
標(biāo)簽： Verilog HDL D觸發(fā)器 時(shí)序電路
上傳時(shí)間： 2014-06-23
上傳用戶：ywqaxiwang
用一位全加器組成四位全加器. 所用語(yǔ)言是Verilog HDL. 主要用在加法器的設(shè)計(jì)中。
標(biāo)簽： Verilog HDL 全加器 語(yǔ)言
上傳用戶：zukfu
指令譯碼電路的設(shè)計(jì)。 主要用在數(shù)字電路的設(shè)計(jì)中。 所用語(yǔ)言為Verilog HDL.
標(biāo)簽： Verilog HDL 指令 譯碼電路
上傳用戶：h886166
11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。
標(biāo)簽： Verilog HDL 11 13
上傳時(shí)間： 2013-12-28
上傳用戶：ouyangtongze
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