11,13,16位超前進位加法器的Verilog HDL源代碼。
資源簡介:11,13,16位超前進位加法器的Verilog HDL源代碼。
上傳時間: 2013-12-28
上傳用戶:ouyangtongze
資源簡介:基于Verilog HDL的16位超前進位加法器 分為3個功能子模塊
上傳時間: 2014-01-07
上傳用戶:yyyyyyyyyy
資源簡介:一個超前進位加法器的Verilog實現,內含測試文件,可以綜合,非常有參考價值
上傳時間: 2014-01-04
上傳用戶:stella2015
資源簡介:8位超前進位加法器 就是使各位的進位直接由加數和被加數來決定,而不需要依賴低位進位
上傳時間: 2016-04-25
上傳用戶:王小奇
資源簡介:本文件提供了用Verilog HDL語言實現的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區別.
上傳時間: 2013-12-17
上傳用戶:ynwbosss
資源簡介:十六位超前進位加法器,Verilog HDL
上傳時間: 2015-09-21
上傳用戶:wff
資源簡介:Verilog寫的 8 位超前進位加法器
上傳時間: 2017-07-01
上傳用戶:hustfanenze
資源簡介:運用VHDL語言實現四位超前進位加法器。
上傳時間: 2017-07-18
上傳用戶:66666
資源簡介:本程序是在一位全加器的基礎上設計一個16位的加法器,用Verilog HDL語言描述.
上傳時間: 2013-12-03
上傳用戶:moerwang
資源簡介:位加法器的Verilog程序與4×4 乘法器的Verilog描述!!!
上傳時間: 2013-12-21
上傳用戶:ruixue198909
資源簡介:自己編制的加法器的Verilog程序 希望對大家有所幫助
上傳時間: 2016-02-07
上傳用戶:李夢晗
資源簡介:步進電機位置系統 步進電機位置系統block symbol file 步進電機位置系統的Verilog HDL程序設計 已編譯通過
上傳時間: 2014-01-03
上傳用戶:維子哥哥
資源簡介:超前進位加法器是通常數字設計所必備的,本程序為32位超前進位加法器
上傳時間: 2016-11-23
上傳用戶:fredguo
資源簡介:超前進位加法器的設計
上傳時間: 2013-10-19
上傳用戶:shen_dafa
資源簡介:Ripple Adder: 16-bit 全加,半加及ripple adder的設計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進位加法器的設計方案及VHDL程序 Carry Select Adder:16 Bits 進位選擇加法器的設計方案及VHDL程序
上傳時間: 2015-05-13
上傳用戶:我們的船長
資源簡介:18bit的booth乘法器 采用booth2編碼 Wallace壓縮樹 以及超前進位結合進位選擇的36bit高性能加法器
上傳時間: 2017-01-13
上傳用戶:firstbyte
資源簡介:為了縮短加法電路運行時間,提高FPGA運行效率,利用選擇進位算法和差額分組算法用硬件電路實現32位加法器,差額分組中的加法單元是利用一種改進的超前進位算法實現,選擇進位算法可使不同的分組單元并行運算,利用低位的運算結果選擇高位的進位為1或者進位為...
上傳時間: 2013-12-19
上傳用戶:jshailingzzh
資源簡介:VHDL實現的超前進位加法器
上傳時間: 2015-03-04
上傳用戶:leehom61
資源簡介:超前進位加法器的例子,包括源碼和測試文件,壓縮包,無密碼.
上傳時間: 2015-06-12
上傳用戶:希醬大魔王
資源簡介:用Verilog語言實現了一個8bit的超前進位加法器,其中包括測試文件。
上傳時間: 2013-12-19
上傳用戶:alan-ee
資源簡介:超前進位加法器得VHDL實現小點資料代碼
上傳時間: 2016-02-06
上傳用戶:gaojiao1999
資源簡介:兩個4bit超前進位加法器實現8bit加法器
上傳時間: 2016-06-20
上傳用戶:zhaiye
資源簡介:一個超前進位加法器(及其testbench) .v文件
上傳時間: 2013-12-18
上傳用戶:chenbhdt
資源簡介:提出一種基于凌陽單片機的步進電機加減速的控制方法。采用凌陽科技推出的16位結構工控單片機SPMC75F2413A為控制器,由Allegro公司生產的兩相步進電機專用驅動器件SLA7042M構成步進電機的驅動電路,在傳統的3段直線加減速控制算法基礎上增加至7段S形曲線加減速...
上傳時間: 2013-12-08
上傳用戶:jiangfire
資源簡介:這個是帶先行進位的加法器的vHDL代碼,比較復雜,僅僅供大家參考.
上傳時間: 2014-01-03
上傳用戶:klin3139
資源簡介:16位加法器的流水線計算,Verilog代碼,用于FPGA平臺。
上傳時間: 2013-12-18
上傳用戶:維子哥哥
資源簡介:高達16位加法器的實現,工作環境在ISE,modesim,該例程較為詳細!
上傳時間: 2014-06-19
上傳用戶:小寶愛考拉
資源簡介:32位單精度浮點加法器。進行用加法運算,仿真輸出
上傳時間: 2013-04-24
上傳用戶:x4587
資源簡介:8位加法器的原代碼,主要內容下載看了就知道
上傳時間: 2013-12-16
上傳用戶:思琦琦
資源簡介:用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設計中。
上傳時間: 2015-05-02
上傳用戶:zukfu