verilog hdl綜合實驗源代碼，比較實用
標簽： verilog HDL 實驗 源代碼
上傳時間： 2016-01-19
上傳用戶：tb_6877751
用verilog hdl寫的數(shù)字時鐘,已經(jīng)在開發(fā)板上驗證過的,絕對原創(chuàng),使用數(shù)碼管進行顯示!
標簽： Verilog HDL 數(shù)字時鐘 開發(fā)板
上傳時間： 2013-12-03
上傳用戶：lnnn30
占用資源少的verilog hdl uart接口；采用固定波特率115200，可以修改程序中的分頻來修改波特率，模式為1個啟始位，8位數(shù)據(jù)位，1個停止位；帶1字節(jié)緩存；當緩存空時輸出空信號
標簽： verilog 115200 uart HDL
上傳時間： 2013-12-28
上傳用戶：kikye
verilog設(shè)計練習進階,針對的讀者是 verilog hdl的初學者。
標簽： verilog hdl 進階 初學者
上傳時間： 2014-01-24
上傳用戶：thinode
this is a verilog hdl language referance book , tell you the basic useage of this language.
標簽： language this referance verilog
上傳時間： 2016-02-06
上傳用戶：日光微瀾
Quick Reference for verilog hdl
標簽： Reference Verilog Quick HDL
上傳時間： 2016-02-08
上傳用戶：時代電子小智
第一章 數(shù)字信號處理、計算、程序、算法和硬線邏輯的基本概念 第二章 verilog hdl設(shè)計方法概述 第三章 verilog hdl的基本語法 第四章 不同抽象級別的verilog hdl模型 第五章 基本運算邏輯和它們的verilog hdl模型 第六章 運算和數(shù)據(jù)流動控制邏輯 第七章 有限狀態(tài)機和可綜合風格的verilog hdl
標簽： Verilog HDL 數(shù)字信號處理 基本概念
上傳用戶：ardager
非常號的verilog hdl教學源碼，大家多
標簽： Verilog HDL 源碼
上傳時間： 2014-01-06
上傳用戶：plsee
verilog hdl 高級數(shù)字設(shè)計源碼 _chapter4
標簽： Verilog chapter HDL 數(shù)字設(shè)計
上傳時間： 2014-01-03
上傳用戶：cooran
verilog hdl 高級數(shù)字設(shè)計源碼 _chapter5
上傳時間： 2013-12-26
上傳用戶：agent
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