原創VERILOG HDL 實現CACHE的操作，有需要請下載
上傳時間： 2015-09-20
上傳用戶：181992417
LCD DRIVER AF-128 B
上傳時間： 2014-12-22
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fbkldfmlb n/ovk,e vml bhdsrb mor brb n/sZPer b vk,epabho,l rnopazbhlrepofrt,epsho
標簽： rnopazbhlrepofrt fbkldfmlb bhdsrb epabho
上傳時間： 2014-01-25
上傳用戶：ANRAN
If we have two individually sorted vectors "a" and "b" but they are not sorted with respect to each other and we want to merge them into vector "c" such that "c" is also a sorted vector. Then c=mergesorted(a,b) can be used.
標簽： sorted individually respect vectors
上傳時間： 2015-09-23
上傳用戶：comua
verilog hdl編寫,六段流水線CPU.程序完整，功能強驚。分為多模塊編寫
上傳時間： 2013-12-10
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* "Copyright (c) 2006 Robert B. Reese ("AUTHOR")" * All rights reserved. * (R. Reese, reese@ece.msstate.edu, Mississippi State University) * IN NO EVENT SHALL THE "AUTHOR" BE LIABLE TO ANY PARTY FOR * DIRECT, INDIRECT, SPECIAL, INCIDENTAL, OR CONSEQUENTIAL DAMAGES ARISING OUT * OF THE USE OF THIS SOFTWARE AND ITS DOCUMENTATION, EVEN IF THE "AUTHOR" * HAS BEEN ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
上傳時間： 2015-09-24
上傳用戶：mpquest
Verilog 程序例子 王金明：《Verilog HDL程序設計教程》程序例子，帶說明。
上傳時間： 2014-01-08
上傳用戶：star_in_rain
用verilog設計密勒解碼器 一、題目： 設計一個密勒解碼器電路 二、輸入信號： 1． DIN：輸入數據 2． CLK：頻率為2MHz的方波，占空比為50％ 3． RESET：復位信號，低有效 三、輸入信號說明： 輸入數據為串行改進密勒碼，每個碼元持續時間為8μs，即16個CLK時鐘；數據流是由A、B、C三種信號組成； A：前8個時鐘保持“1”，接著5個時鐘變為“0”，最后3個時鐘為“1”。 B：在整個碼元持續時間內都沒有出現“0”，即連續16個時鐘保持“1”。 C：前5個時鐘保持“0”，后面11個時鐘保持“1”。 改進密勒碼編碼規則如下： 如果碼元為邏輯“1”，用A信號表示。 如果碼元為邏輯“0”，用B信號表示，但以下兩種特例除外：如果出現兩個以上連“0”，則從第二個“0”起用C信號表示；如果在“通信起始位”之后第一位就是“0”，則用C信號表示，以下類推； “通信起始位”，用C信號表示； “通信結束位”，用“0”及緊隨其后的B信號表示。 “無數據”，用連續的B信號表示。
上傳時間： 2013-12-02
上傳用戶：wang0123456789
aes算法的verilog hdl實現，供給大家作為參考 。
上傳時間： 2013-12-18
上傳用戶：gundan
verilog HDL picoblaze07.3.20
上傳時間： 2015-09-26
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