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verilog-A

Using verilog-A in Advanced Design System

Using verilog-A in Advanced Design System，英文版的關(guān)于Verilog_A的相關(guān)介紹。

標(biāo)簽： verilog-A Advanced Design System

上傳時(shí)間： 2014-01-07

上傳用戶：tb_6877751
A Top-Down verilog-A Design on the digital phase-lockedmloop

A Top-Down verilog-A Design on the digital phase-lockedmloop

標(biāo)簽： phase-lockedmloop verilog-A Top-Down digital

上傳時(shí)間： 2013-12-02

上傳用戶：silenthink
《模擬集成電路設(shè)計(jì)與仿真》何樂年

本書以單級(jí)放大器、運(yùn)算放大器以及數(shù)模轉(zhuǎn)換器數(shù)為重點(diǎn)，介紹模擬集成電路的基本概念、工作原理和分析方法，特別是全面系統(tǒng)地介紹了模擬集成電路的仿真技術(shù)，是模擬集成電路分析、設(shè)計(jì)和仿真的入門書。全書共分 10 章和 7 個(gè)附錄。第 1 章介紹模擬集成電路的發(fā)展與設(shè)計(jì)方法。第 2、3 章介紹單級(jí)放大器、電流鏡和差分放大器等基本模擬電路的原理。第 4 章是電路噪聲分析計(jì)算與仿真。第 5 章介紹運(yùn)算放大器的工作原理與分析、仿真方法。第 6、7 章以雙端輸入單端輸出運(yùn)算放大器以及全差分運(yùn)算放大器為例，介紹運(yùn)算放大器的設(shè)計(jì)仿真方法；第 8、9 章以帶隙電壓基準(zhǔn)和電流基準(zhǔn)電路為例，介紹了參考電壓源和電流源的設(shè)計(jì)方法，其中對(duì)溫度補(bǔ)償技術(shù)作了詳細(xì)分析；第 10 章為模擬與數(shù)字轉(zhuǎn)換電路（ADC），重點(diǎn)介紹了 ADC 的概念與工作原理以及采用 verilog-A 語言進(jìn)行系統(tǒng)設(shè)計(jì)的方法。本書的附錄全面介紹了模擬集成電路設(shè)計(jì)的軟件環(huán)境以及仿真技術(shù)。本書可作為高等院校集成電路設(shè)計(jì)相關(guān)專業(yè)工程碩士的教材，也可以作為本科生和研究生的教材，并可供模擬集成電路工程師參考。

標(biāo)簽： 模擬集成電路

上傳時(shí)間： 2022-06-02

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Verilog HDL: A Guide to Digital Design and

·Verilog HDL: A Guide to Digital Design and

標(biāo)簽： nbsp Verilog Digital Design

上傳時(shí)間： 2013-04-24

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Verilog HDL Synthesis, A Practical Primer

·Verilog HDL Synthesis, A Practical Primer

標(biāo)簽： nbsp Synthesis Practical Verilog

上傳時(shí)間： 2013-04-24

上傳用戶：muhongqing
Use the verilog language write a MIPS CPU code, and have additional instruction, for example: select

Use the verilog language write a MIPS CPU code, and have additional instruction, for example: selection sort instruction. The code has contain combination circuit and sequenial circuit. CPU have contain ALU, ADD, ALU_CONTROL, DATA_MEMORY, INST_MEMORY, REGISTER, PC, and TESTBRANCH.

標(biāo)簽： instruction additional language example

上傳時(shí)間： 2014-01-17

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Lattice公司的A Verilog HDL Test Bench Primer應(yīng)用手冊(cè)

Lattice公司的A Verilog HDL Test Bench Primer應(yīng)用手冊(cè)

標(biāo)簽： Lattice Verilog Primer Bench

上傳時(shí)間： 2015-04-25

上傳用戶：宋桃子
This Verilog HDL description implements a UART.

This Verilog HDL description implements a UART.

標(biāo)簽： description implements Verilog This

上傳時(shí)間： 2013-12-17

上傳用戶：wff
A Huffman implementation reference design in both VHDL and Verilog is provided by the Xilinx

A Huffman implementation reference design in both VHDL and Verilog is provided by the Xilinx

標(biāo)簽： implementation reference provided Huffman

上傳時(shí)間： 2015-07-07

上傳用戶：cooran
crack for ModelSim, a Verilog, VHDL and mixed VHDL / Verilog CAD simulator for FPGA, board and IC de

crack for ModelSim, a Verilog, VHDL and mixed VHDL / Verilog CAD simulator for FPGA, board and IC design.

標(biāo)簽： Verilog VHDL and for

上傳時(shí)間： 2015-07-10

上傳用戶：15736969615

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Using verilog-A in Advanced Design System

A Top-Down verilog-A Design on the digital phase-lockedmloop

《模擬集成電路設(shè)計(jì)與仿真》何樂年

Verilog HDL: A Guide to Digital Design and

Verilog HDL Synthesis, A Practical Primer

Use the verilog language write a MIPS CPU code, and have additional instruction, for example: select

Lattice公司的A Verilog HDL Test Bench Primer應(yīng)用手冊(cè)

This Verilog HDL description implements a UART.

A Huffman implementation reference design in both VHDL and Verilog is provided by the Xilinx

crack for ModelSim, a Verilog, VHDL and mixed VHDL / Verilog CAD simulator for FPGA, board and IC de