verilog-RISC CPU 代碼 實(shí)現(xiàn)了簡(jiǎn)單的RISC cpu，可供初學(xué)者參考，學(xué)習(xí)硬件描述語(yǔ)言，及設(shè)計(jì)方法。該程序通過(guò)了modelsim仿真驗(yàn)證。 北航
標(biāo)簽： verilog-RISC RISC CPU cpu
上傳時(shí)間： 2016-12-25
上傳用戶(hù)：han_zh
8位RISC CPU的VERILOG編程 SOURCECODE
標(biāo)簽： SOURCECODE VERILOG RISC CPU
上傳時(shí)間： 2015-01-09
上傳用戶(hù)：Andy123456
這是一個(gè)很好的Verilog 編寫(xiě)的8位RISC CPU源碼（可做為MCU），并且包括完整的C 語(yǔ)言的測(cè)試代碼。
標(biāo)簽： Verilog RISC CPU MCU
上傳時(shí)間： 2014-01-05
上傳用戶(hù)：李夢(mèng)晗
這是一個(gè)Verilog HDL編寫(xiě)的RISC cpu的程序，該程序共10個(gè)子程序，實(shí)現(xiàn)了簡(jiǎn)單的RISC cpu，可供初學(xué)者參考，學(xué)習(xí)硬件描述語(yǔ)言，及設(shè)計(jì)方法。該程序通過(guò)了modelsim仿真驗(yàn)證。
標(biāo)簽： Verilog RISC HDL cpu
上傳時(shí)間： 2015-03-26
上傳用戶(hù)：qiao8960
一個(gè)嵌入式RISC CPU 的Verilog 設(shè)計(jì)源碼，可綜合。內(nèi)含詳細(xì)的設(shè)計(jì)文擋。
標(biāo)簽： Verilog RISC CPU 嵌入式
上傳時(shí)間： 2015-04-16
上傳用戶(hù)：tianjinfan
用verilog編寫(xiě)的risc mcu
標(biāo)簽： verilog risc mcu 編寫(xiě)
上傳時(shí)間： 2015-10-25
上傳用戶(hù)：baiom
< 大型RISC處理器設(shè)計(jì)--用描述語(yǔ)言Verilog設(shè)計(jì)VLSI芯片>>光盤(pán)
標(biāo)簽： Verilog RISC VLSI gt
上傳時(shí)間： 2015-11-01
上傳用戶(hù)：hebmuljb
32位RISC單片機(jī)verilog源碼內(nèi)包含說(shuō)明文檔經(jīng)過(guò)他人測(cè)試通過(guò)
標(biāo)簽： verilog RISC 單片機(jī) 源碼
上傳時(shí)間： 2013-12-11
上傳用戶(hù)：tyler
verilog code .descrip the risc cpu.download from opencores.org
標(biāo)簽： opencores download verilog descrip
上傳時(shí)間： 2016-02-20
上傳用戶(hù)：frank1234
verilog RISC8 cpu CORE 8位RISC CPU 內(nèi)核源碼（VERILOG 版）
標(biāo)簽： verilog VERILOG RISC8 CORE
上傳時(shí)間： 2017-02-18
上傳用戶(hù)：363186
蟲(chóng)蟲(chóng)下載站版權(quán)所有 京ICP備2021023401號(hào)-1
