有關(guān)verilog的硬件實(shí)現(xiàn)VGA設(shè)計(jì)的代碼。
標(biāo)簽： verilog VGA 硬件實(shí)現(xiàn) 代碼
上傳時(shí)間： 2013-08-18
上傳用戶：ghostparker
基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時(shí)間設(shè)置，時(shí)間顯示，跑表，分頻，日期設(shè)置，日期顯示等
標(biāo)簽： Verilog FPGA HDL 多功能
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lab1——FPGA這個(gè)文件中體統(tǒng)了如何如何使用verilog Hdl以及如何使其在FPGA開(kāi)發(fā)板上實(shí)現(xiàn)
標(biāo)簽： verilog FPGA Hdl 如何使用
上傳用戶：qwe1234
verilog編寫(xiě)基于fpga的鑒相器模塊
標(biāo)簽： verilog fpga 編寫(xiě) 模塊
上傳時(shí)間： 2013-08-19
上傳用戶：18752787361
verilog編寫(xiě)基于fpga的DDS實(shí)現(xiàn)
標(biāo)簽： verilog fpga DDS 編寫(xiě)
上傳用戶：neu_liyan
verilog編寫(xiě)基于FPGA的示波器核心實(shí)現(xiàn)
標(biāo)簽： verilog FPGA 編寫(xiě) 示波器
上傳用戶：huql11633
這是一個(gè)用Verilog HDL語(yǔ)言編寫(xiě)的交通燈程序?？梢杂肣uartus II運(yùn)行。
標(biāo)簽： Verilog HDL 語(yǔ)言 編寫(xiě)
上傳用戶：alex wang
Verilog HDl代碼，學(xué)習(xí)一顆看一下
標(biāo)簽： Verilog HDl 代碼
上傳用戶：丶灬夏天
AD9289的控制 使用Verilog語(yǔ)言
標(biāo)簽： Verilog 9289 AD 控制
上傳時(shí)間： 2013-08-20
上傳用戶：15501536189
基于cpld的pwm控制設(shè)計(jì)\r\n采用vhdl.verilog語(yǔ)言設(shè)計(jì)\r\n對(duì)大家比較有用
標(biāo)簽： verilog cpld vhdl pwm
上傳用戶：sk5201314
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