jepg verilog example
標(biāo)簽： example verilog jepg
上傳時(shí)間： 2013-08-22
上傳用戶：旗魚旗魚
這是一個(gè)關(guān)于晶震的一個(gè)verilog 源代碼,希望對新手有用
標(biāo)簽： verilog 源代碼
上傳時(shí)間： 2013-08-23
上傳用戶：大灰狼123456
arm9_fpga2_verilog是一個(gè)可以綜合的用verilog寫的arm9的ip軟核，對學(xué)習(xí)arm和FPGA開發(fā)有幫助。
標(biāo)簽： verilog fpga arm9 arm
上傳用戶：xlcky
這是我寫的一個(gè)關(guān)于fpga verilog的程序希望有對初學(xué)著有幫助
標(biāo)簽： verilog fpga 程序
上傳用戶：gundamwzc
多個(gè)Verilog和vhdl程序例子，可以作為初學(xué)者參考實(shí)例，按照電路結(jié)構(gòu)寫出HDL代碼
標(biāo)簽： Verilog vhdl 程序
上傳時(shí)間： 2013-08-26
上傳用戶：athjac
fpga-jpeg-verilog在fpga平臺使用verilog語言進(jìn)行jpeg算法實(shí)現(xiàn)
標(biāo)簽： fpga-jpeg-verilog verilog fpga jpeg
上傳時(shí)間： 2013-08-28
上傳用戶：zoudejile
Verilog實(shí)現(xiàn)的DDS正弦信號發(fā)生器和測頻測相模塊，DDS模塊可產(chǎn)生兩路頻率和相位差均可預(yù)置調(diào)整的值正弦波，頻率范圍為20Hz-5MHz，相位范圍為0°-359°，測量的數(shù)據(jù)通過引腳傳輸給單片機(jī)，單片機(jī)進(jìn)行計(jì)算和顯示。
標(biāo)簽： Verilog DDS 正弦信號發(fā)生器 模塊
上傳用戶：asdfasdfd
verilog HDL 編寫的PWM，是初學(xué)CPLD者入門Z資源，epm7128stc100-10
標(biāo)簽： verilog HDL PWM 編寫
上傳時(shí)間： 2013-08-30
上傳用戶：aa54
dds設(shè)計(jì)，花了一個(gè)星期做的,verilog寫的，可生成多種波形，頻率范圍可上M,性能不錯(cuò)。
標(biāo)簽： Verilog dds 波形 語言
上傳用戶：wentianyou
用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器
標(biāo)簽： Verilog FPGA 分頻器
上傳用戶：xingyuewubian
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