flash接口控制器的VHDL以及verilog源代碼和Testbench程序
標簽: Testbench verilog flash VHDL
上傳時間: 2013-12-26
上傳用戶:netwolf
Verilog 語法速查手冊,做成了一個頁面形式,方便Verilog開發人員查詢!
標簽: Verilog 速查手冊
上傳時間: 2014-01-10
上傳用戶:songrui
verilog實現ALU的源代碼,并提供了一個詳細的測試平臺!
標簽: verilog ALU 源代碼
上傳時間: 2015-03-23
上傳用戶:aysyzxzm
Verilog&Vhdl混語言對SDRAM的控制源代碼,提供了很好的例子,頂層文件為sdrm.v!
標簽: Verilog SDRAM Vhdl 語言
上傳用戶:黑漆漆
verilog hdl教程135例:verilog hdl語言類似于C語言,便于學習。本文檔帶有源代碼,3-6章
標簽: verilog hdl 135 C語言
上傳時間: 2013-12-12
上傳用戶:rocketrevenge
verilog hdl教程135例:verilog hdl語言類似于C語言,便于學習。本文檔帶有源代碼,7-8章
上傳時間: 2013-12-09
上傳用戶:cuiyashuo
verilog hdl教程135例:verilog hdl語言類似于C語言,便于學習。本文檔帶有源代碼,9-10章
上傳用戶:qb1993225
verilog hdl教程135例:verilog hdl語言類似于C語言,便于學習。本文檔帶有源代碼,11-12章
上傳時間: 2015-03-24
上傳用戶:zhaoq123
這是一個Verilog HDL編寫的RISC cpu的程序,該程序共10個子程序,實現了簡單的RISC cpu,可供初學者參考,學習硬件描述語言,及設計方法。該程序通過了modelsim仿真驗證。
標簽: Verilog RISC HDL cpu
上傳時間: 2015-03-26
上傳用戶:qiao8960
減1計數器 一、設計要求 用Verilog HDL語言設計一個計數器。 要求計數器具有異步置位/復位功能,可以進行自增和自減計數,其計數周期為2^N(N為二進制位數)。 二、設計原理 輸入/輸出說明: d:異步置數數據輸入; q:當前計數器數據輸出; clock:時鐘脈沖; count_en:計數器計數使能控制(1:計數/0:停止計數); updown:計數器進行自加/自減運算控制(1:自加/0:自減); load_d
標簽: Verilog 計數器 HDL 減
上傳時間: 2015-03-28
上傳用戶:zycidjl
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