iic 總線 verilog 源代碼 標準i2c總線， 有sda scl 時鐘，頻率自定
標簽： verilog iic i2c 總線
上傳時間： 2014-10-26
上傳用戶：yangbo69
verilog VSIP core,用verilog語言編寫，希望對各位朋友有所幫助！
標簽： verilog VSIP core 語言
上傳時間： 2014-12-06
上傳用戶：894898248
使用verilog編寫分頻器，包括奇分頻和偶分頻，可以進行任意奇偶分頻
標簽： verilog 編寫 分頻器
上傳時間： 2016-01-23
上傳用戶：stvnash
The IEEE Multipath Channel block simulates an indoor UWB channel as described in "A Channel Model for Ultrawideband Indoor
標簽： Channel Multipath simulates described
上傳時間： 2014-01-11
上傳用戶：ruixue198909
用verilog實現了IIC接口與EEPROM存儲器的接口設計，非常實用
標簽： verilog EEPROM IIC 接口
上傳時間： 2016-01-24
上傳用戶：邶刖
本VB源程序解決IEEE庫的搜索引入EndNote時無文章下載網址的問題，它配合使用IEEE苦導出的兩個索引格式（文本格式、EndNote格式），解決了無網址問題。
標簽： EndNote IEEE 源程序 搜索
上傳用戶：225588
verilog語法基本入門講義，主要內容包括verilog語言介紹，入門，緘默與仿真等。
標簽： verilog 講義
上傳用戶：lhc9102
verilog設計練習進階,針對的讀者是 verilog hdl的初學者。
標簽： verilog hdl 進階 初學者
上傳時間： 2014-01-24
上傳用戶：thinode
keyboard 的verilog 代碼 代碼絕對經典
標簽： keyboard verilog 代碼
上傳時間： 2013-12-21
上傳用戶：xiaohuanhuan
VERILOG實現多時鐘,可以應用于流水線.輸入CLK,輸出CLK1,CLK2,CLK3
標簽： CLK VERILOG 多時鐘 應用于
上傳時間： 2016-01-26
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