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vhdl 計(jì)算器

  • J T AG 接口插座與DSP芯片的距離:為了保證JTAG信號不受干擾

    J T AG 接口插座與DSP芯片的距離:為了保證JTAG信號不受干擾,需 要注意兩者之間的距離不超過六英寸(15甲24厘米),超過這個距離,就需要在中 間加緩沖芯片。本設(shè)計中使用了244作為緩沖芯片,但其原因不是由于器件之間 距離過長,而是考慮到仿真器工作在5V電壓,DSP引腳為3.3V,為了電平兼容 性而進(jìn)行的電壓轉(zhuǎn)換功能。

    標(biāo)簽: JTAG DSP AG 接口

    上傳時間: 2013-12-18

    上傳用戶:fnhhs

  • 接收解碼用VHDL語言編寫程序

    接收解碼用VHDL語言編寫程序,在EDA實驗板上實現(xiàn)解碼,要求具有以下功能: (a)將一體化紅外接收解調(diào)器的輸出信號解碼(12個單擊鍵、6個連續(xù)鍵,單擊鍵編號為7-18,連續(xù)鍵編碼為1-6),在EDA實驗板上用七段數(shù)碼管顯示出來; (b)當(dāng)按下遙控器1—6號連續(xù)鍵時,在EDA實驗板上用發(fā)光二極管點(diǎn)亮作為連續(xù)鍵按下的指示,要求遙控器上連續(xù)鍵接下時指示燈點(diǎn)亮,直到松開按鍵時才熄滅,用于區(qū)別單擊鍵。 (c)EDA實驗板上設(shè)置四個按鍵,其功能等同于遙控器上的1—4號按鍵,當(dāng)按下此四個按鍵時七段數(shù)碼管分別對應(yīng)顯示“1”、“2”、“3”、“4”。 (d)每當(dāng)接收到有效按鍵時,蜂鳴器會發(fā)出提示音。

    標(biāo)簽: VHDL 接收 解碼 編寫

    上傳時間: 2016-07-05

    上傳用戶:libinxny

  • EDA實驗--UART串口實驗:UART 主要有由數(shù)據(jù)總線接口、控制邏輯、波特率發(fā)生器、發(fā)送部分和接收部分等組成。UART 發(fā)送器 --- 發(fā)送器每隔16 個CLK16 時鐘周期輸出1 位

    EDA實驗--UART串口實驗:UART 主要有由數(shù)據(jù)總線接口、控制邏輯、波特率發(fā)生器、發(fā)送部分和接收部分等組成。UART 發(fā)送器 --- 發(fā)送器每隔16 個CLK16 時鐘周期輸出1 位,次序遵循1位起始位、8位數(shù)據(jù)位(假定數(shù)據(jù)位為8位)、1位校驗位(可選)、1位停止位。 UART 接收器 --- 串行數(shù)據(jù)幀和接收時鐘是異步的,發(fā)送來的數(shù)據(jù)由邏輯1 變?yōu)檫壿? 可以視為一個數(shù)據(jù)幀的開始。接收器先要捕捉起始位,確定rxd 輸入由1 到0,邏輯0 要8 個CLK16 時鐘周期,才是正常的起始位,然后在每隔16 個CLK16 時鐘周期采樣接收數(shù)據(jù),移位輸入接收移位寄存器rsr,最后輸出數(shù)據(jù)dout。還要輸出一個數(shù)據(jù)接收標(biāo)志信號標(biāo)志數(shù)據(jù)接收完。 波特率發(fā)生器 --- UART 的接收和發(fā)送是按照相同的波特率進(jìn)行收發(fā)的。波特率發(fā)生器產(chǎn)生的時鐘頻率不是波特率時鐘頻率,而是波特率時鐘頻率的16 倍,目的是為在接收時進(jìn)行精確地采樣,以提出異步的串行數(shù)據(jù)。 --- 根據(jù)給定的晶振時鐘和要求的波特率算出波特率分頻數(shù)。

    標(biāo)簽: UART EDA CLK 實驗

    上傳時間: 2014-01-25

    上傳用戶:xsnjzljj

  • 用VHDL語言寫的程序包含如下功能:1.鍵盤掃描2.控制AD轉(zhuǎn)換3.產(chǎn)生PWM信號與51系列CPU接口

    用VHDL語言寫的程序包含如下功能:1.鍵盤掃描2.控制AD轉(zhuǎn)換3.產(chǎn)生PWM信號與51系列CPU接口,接在51地址數(shù)據(jù)總線上,單片機(jī)通過訪問地址總線上的數(shù)據(jù)寄存器來控制CPLD

    標(biāo)簽: VHDL PWM CPU AD轉(zhuǎn)換

    上傳時間: 2013-12-27

    上傳用戶:咔樂塢

  • 目前網(wǎng)路流行的網(wǎng)頁遊戲(travian),配合firefox排程外掛

    目前網(wǎng)路流行的網(wǎng)頁遊戲(travian),配合firefox排程外掛,可以協(xié)助玩家計算建築物排程,本程式為javascript+xml方式,適合ajax初學(xué)者使用學(xué)習(xí),請務(wù)必掛於伺服器中才能穩(wěn)定執(zhí)行

    標(biāo)簽: travian firefox

    上傳時間: 2016-08-05

    上傳用戶:ls530720646

  • M_UART 介紹了通用異步收發(fā)器(UART)的原理

    M_UART 介紹了通用異步收發(fā)器(UART)的原理,并以可編程邏輯器件FPGA為核心控制部件,基于超高速硬件描述語言VHDL在Xilinx公司的SpartanⅡ系列的2sc200PQ208-5芯片上編程完成UART的設(shè)計。經(jīng)測試,該設(shè)計完全達(dá)到了設(shè)計要求。

    標(biāo)簽: M_UART UART 異步收發(fā)器

    上傳時間: 2014-06-06

    上傳用戶:ve3344

  • 4位比較器

    4位比較器,通過vhdl語言實現(xiàn)的四位比較器

    標(biāo)簽: 比較器

    上傳時間: 2014-01-24

    上傳用戶:love1314

  • 一個用VHDL編程基于CPLD的EDA實驗板開發(fā)可以實現(xiàn)順計時和倒計時的秒表。要求計時的范圍為00.0S~99.9S

    一個用VHDL編程基于CPLD的EDA實驗板開發(fā)可以實現(xiàn)順計時和倒計時的秒表。要求計時的范圍為00.0S~99.9S,用三位數(shù)碼管顯示。 (1) 倒計時:通過小鍵盤可以實現(xiàn)設(shè)定計時時間(以秒為單位,最大計時時間為99.9秒)。通過鍵盤實現(xiàn)計時開始、計時結(jié)束。當(dāng)所設(shè)定的倒計時間到達(dá)00.0S后,自動停止倒計時,同時響鈴。 (2) 順計時:初始值為00.0S,通過鍵盤實現(xiàn)開始計時和結(jié)束計時功能。計時結(jié)束后,顯示記錄的時間。 (3) 用三個發(fā)光二極管正確顯示以下狀態(tài):倒計時狀態(tài)、順計時狀態(tài)、待機(jī)狀態(tài)。 (4) 每當(dāng)接收到有效按鍵時,蜂鳴器發(fā)出提示聲。 順計時在一次計時中可以記錄三個不同的結(jié)束時間,并能通過按鍵顯示三次所記錄的時間。

    標(biāo)簽: VHDL CPLD 00.0 99.9

    上傳時間: 2013-12-01

    上傳用戶:zhangjinzj

  • 用vhdl編寫的簡易電子中設(shè)計

    用vhdl編寫的簡易電子中設(shè)計,經(jīng)過測試成功,且用記事本上載,無需閱讀器進(jìn)行閱讀。

    標(biāo)簽: vhdl 編寫 電子

    上傳時間: 2014-09-03

    上傳用戶:思琦琦

  • 【二項式係數(shù) 運(yùn)算】Dev-C++ 學(xué)習(xí)

    【二項式係數(shù) 運(yùn)算】Dev-C++ 學(xué)習(xí),運(yùn)用Dynamic Programming 動態(tài)規(guī)劃計算

    標(biāo)簽: Dev-C

    上傳時間: 2016-09-19

    上傳用戶:冇尾飛鉈

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