本文以符號多項式理論為基礎(chǔ)，從理論上論證了任意長度比特組合的CRC校驗碼的并行算法，提出了并行CRC計算的數(shù)學(xué)模型，并且以8位二進(jìn)制序列(即一個字節(jié))為例，介紹了利用此數(shù)學(xué)模型計算校驗碼的方法，最后給出了與此算法相對應(yīng)的VHDL模型。經(jīng)過對實驗數(shù)據(jù)的對比分析，表明文中所提并行CRC算法的關(guān)鍵路徑延遲和硬件面積都得到了優(yōu)化，以Top-Down設(shè)計方法給出了一種HDLC協(xié)議控制器的設(shè)計方案，用VHDL語言進(jìn)行了行為級描述，采用Xilinx公司的FPGA產(chǎn)品進(jìn)行實現(xiàn)。
標(biāo)簽： FPGA HDLC 協(xié)議控制器
上傳時間： 2013-06-09
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低密度校驗碼（LDPC，Low Density Parity Check Code）是一種性能接近香農(nóng)極限的信道編碼，已被廣泛地采用到各種無線通信領(lǐng)域標(biāo)準(zhǔn)中，包括我國的數(shù)字電視地面?zhèn)鬏敇?biāo)準(zhǔn)、歐洲第二代衛(wèi)星數(shù)字視頻廣播標(biāo)準(zhǔn)（DVB-S2，Digital Video Broadcasting-Satellite 2）、IEEE 802.11n、IEEE 802.16e等。它是3G乃至將來4G通信系統(tǒng)中的核心技術(shù)之一。 當(dāng)今LDPC碼構(gòu)造的主流方向有兩個，分別是結(jié)合準(zhǔn)循環(huán)（QC，Quasi Cyclic）移位結(jié)構(gòu)的單次擴(kuò)展構(gòu)造和類似重復(fù)累積（RA，Repeat Accumulate）碼構(gòu)造。相應(yīng)地，主要的LDPC碼編碼算法有基于生成矩陣的算法和基于迭代譯碼的算法。基于生成矩陣的編碼算法吞吐量高，但是需要較多的寄存器和ROM資源；基于迭代譯碼的編碼算法實現(xiàn)簡單，但是吞吐量不高，且不容易構(gòu)造高性能的好碼。 本文在研究了上述幾種碼構(gòu)造和編碼算法之后，結(jié)合編譯碼器綜合實現(xiàn)的復(fù)雜度考慮，提出了一種切實可行的基于二次擴(kuò)展（Dex，Duplex Expansion）的QC-LDPC碼構(gòu)造方法，以實現(xiàn)高吞吐量的LDPC碼收發(fā)端；并且充分利用該類碼校驗矩陣準(zhǔn)循環(huán)移位結(jié)構(gòu)的特點，結(jié)合RU算法，提出了一種新編碼器的設(shè)計方案。 基于二次擴(kuò)展的QC-LDPC碼構(gòu)造方法，是通過對母矩陣先后進(jìn)行亂序擴(kuò)展（Pex，Permutation Expansion）和循環(huán)移位擴(kuò)展（CSEx，Cyclic Shift Expansion）實現(xiàn)的。在此基礎(chǔ)上，為了實現(xiàn)可變碼長、可變碼率，一般編譯碼器需同時支持多個亂序擴(kuò)展和循環(huán)移位擴(kuò)展的擴(kuò)展因子。本文所述二次擴(kuò)展構(gòu)造方法的特點在于，固定循環(huán)移位擴(kuò)展的擴(kuò)展因子大小不變，支持多個亂序擴(kuò)展的擴(kuò)展因子，使得譯碼器結(jié)構(gòu)得以精簡；構(gòu)造得到的碼字具有近似規(guī)則碼的結(jié)構(gòu)，便于硬件實現(xiàn)；（偽）隨機(jī)生成的循環(huán)移位系數(shù)能夠提高碼字的誤碼性能，是對硬件實現(xiàn)和誤碼性能的一種折中。 新編碼器在很大程度上考慮了資源的復(fù)用，使得實現(xiàn)復(fù)雜度近似與碼長成正比。考慮到吞吐量的要求，新編碼器結(jié)構(gòu)完全拋棄了RU算法中串行的前向替換（FS，F(xiàn)orward Substitution）模塊，同時簡化了流水線結(jié)構(gòu)，由原先RU算法的6級降低為4級；為了縮短編碼延時，設(shè)計時安排每一級流水線計算所需的時鐘數(shù)大致相同。 這種碼字構(gòu)造和編碼聯(lián)合設(shè)計方案具有以下優(yōu)勢：相比RU算法，新方案對可變碼長、可變碼率的支持更靈活，吞吐量也更大；相比基于生成矩陣的編碼算法，新方案節(jié)省了50％以上的寄存器和ROM資源，單位資源下的吞吐量更大；相比類似重復(fù)累積碼結(jié)構(gòu)的基于迭代譯碼的編碼算法，新方案使高性能LDPC碼的構(gòu)造更為方便。以上結(jié)果都在Xilinx Virtex II pro 70 FPGA上得到驗證。 通過在實驗板上實測表明，上述基于二次擴(kuò)展的QC-LDPC碼構(gòu)造和相應(yīng)的編碼方案能夠?qū)崿F(xiàn)高吞吐量LDPC碼收發(fā)端，在實際應(yīng)用中具有很高的價值。 目前，LDPC碼正向著非規(guī)則、自適應(yīng)、信源信道及調(diào)制聯(lián)合編碼方向發(fā)展。跨層聯(lián)合編碼的構(gòu)造方法，及其對應(yīng)的編碼算法，也必將成為信道編碼理論未來的研究重點。
上傳時間： 2013-07-26
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如今IC設(shè)計進(jìn)入了SOC(System-on-chip)設(shè)計時代。SOC是指在單一芯片上集成了微控制器、數(shù)字信號處理器、存儲器、I/O接口等，可以實現(xiàn)信號采集、轉(zhuǎn)換、存儲、處理等功能的芯片。SOC設(shè)計是基于IP可重用性的設(shè)計過程。現(xiàn)在已有不少公司成功地開發(fā)了各種SOC總線規(guī)范，以便于IP核的可復(fù)用性設(shè)計。其中，ARM公司開發(fā)的AMBA(Advanced Microcontroller Bus Arehitecture)規(guī)范已經(jīng)成為嵌入式應(yīng)用的行業(yè)標(biāo)準(zhǔn)。嵌入式SOC芯片廣泛應(yīng)用于消費(fèi)電子產(chǎn)品中，近年來隨著彩屏手機(jī)、PDA等移動終端的普及，液晶電視等平板顯示器件的推廣，液晶顯示器已經(jīng)逐漸取代CRT成為主流的顯示器件。LCD Driver IC作為液晶顯示器的重要部件，需求量也日益增大。嵌入式液晶顯示系統(tǒng)的設(shè)計是當(dāng)今SOC設(shè)計中不可缺少的部分，而基于AMBA總線規(guī)范的LCD顯示系統(tǒng)更是具備良好的性能和較大的潛力。 本文提出了一種基于AMBA總線規(guī)范的彩色TFT-LCD數(shù)字圖像顯示解決方案，硬件設(shè)計上包括APB存儲接口模塊、LCD控制模塊，并用VHDL硬件描述語言進(jìn)行了功能仿真，采用Mentor公司Modelsim5.8完成了系統(tǒng)功能驗證；軟件設(shè)計上完成了基于SAMSUNG公司S6D0110 TFT-LCD驅(qū)動芯片的測試程序的編寫和系統(tǒng)測試。本設(shè)計不需要掌握TFT-LCD內(nèi)部構(gòu)造，復(fù)雜的內(nèi)部驅(qū)動原理，只需要掌握AMBA總線規(guī)范和LCD的MPU并行接口時序，采用本課題設(shè)計出的LCD顯示控制模塊簡單實用，便于推廣應(yīng)用。 本課題基于Xilinx公司的VirtexⅡ FF1152 PROTO開發(fā)平臺完成了軟件調(diào)試，實現(xiàn)了TFT-LCD圖像顯示。調(diào)試結(jié)果表明硬件和軟件設(shè)計正確且取得了較為滿意的結(jié)果。
標(biāo)簽： TFTLCD 顯示系統(tǒng)
上傳時間： 2013-06-02
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糾錯碼技術(shù)是一種通過增加一定冗余信息來提高信息傳輸可靠性的有效方法。RS碼是一種典型的糾錯碼，在線性分組碼中，它具有最強(qiáng)的糾錯能力，既能糾正隨機(jī)錯誤，也能糾正突發(fā)錯誤，在深空通信、移動通信、磁盤陣列、光存儲及數(shù)字視頻廣播(DVB)等系統(tǒng)中具有廣泛的應(yīng)用。 DVD是一種高容量的存儲媒質(zhì)。DVD技術(shù)的應(yīng)用很廣泛，在數(shù)字技術(shù)中占有重要地位。DVD系統(tǒng)中采用里德-所羅門乘積碼(RS-PC：Reed-Solomon ProductCode)進(jìn)行糾錯，RS碼譯碼器在伺服芯片中具有重要作用。 FPGA在開發(fā)階段具有安全、方便、可隨時修改設(shè)計等不可替代的優(yōu)點，在電子系統(tǒng)中采用FPGA可以極大的提升硬件系統(tǒng)設(shè)計的靈活性，可靠性，同時提高硬件開發(fā)的速度和降低系統(tǒng)的成本。FPGA的固有優(yōu)點使其得到越來越廣泛的應(yīng)用，F(xiàn)PGA設(shè)計技術(shù)也被越來越多的設(shè)計人員所掌握。 本文首先介紹了編碼理論和常用的RS編譯碼算法，提出RS編碼器實現(xiàn)方案，詳細(xì)分析了譯碼器的ME算法和改進(jìn)BM算法的實現(xiàn)，針對ME算法提出了一種流水線結(jié)構(gòu)的糾刪糾錯RS譯碼器實現(xiàn)方案，在譯碼器復(fù)雜度和延時上作了折衷，降低了譯碼器的復(fù)雜度并提高了最高工作頻率，利用有限域乘法器的特性對編譯碼電路進(jìn)行優(yōu)化。這些技術(shù)的采用大大的提高了RS編譯碼器的效率，節(jié)省了RS編譯碼器占用的資源。在Xilinx公司的Virtex-II系列FPGA上設(shè)計并成功實現(xiàn)了RS(208，192)編譯碼器。
上傳時間： 2013-07-20
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I2C(Inter Integrated Circuits)是Philips公司開發(fā)的用于芯片之間連接的串行總線，以其嚴(yán)格的規(guī)范、卓越的性能、簡便的操作和眾多帶I2C接口的外圍器件而得到廣泛的應(yīng)用并受到普遍的歡迎。 現(xiàn)場可編程門陣列(FPGA)設(shè)計靈活、速度快，在數(shù)字專用集成電路的設(shè)計中得到了廣泛的應(yīng)用。本論文主要討論了如何利用Verilog/FPGA來實現(xiàn)一個隨機(jī)讀/寫的I2C接口電路，實現(xiàn)與外圍I2C接口器件E2PROM進(jìn)行數(shù)據(jù)通信，實現(xiàn)讀、寫等功能，傳輸速率實現(xiàn)為100KBps。在Modelsim6.0仿真軟件環(huán)境中進(jìn)行仿真，在Xilinx公司的ISE9.li開發(fā)平臺上進(jìn)行了下載，搭建外圍電路，用Agilem邏輯分析儀進(jìn)行數(shù)據(jù)采集，分析測試結(jié)果。 首先，介紹了微電子設(shè)計的發(fā)展概況以及設(shè)計流程，重點介紹了HDL/FPGA的設(shè)計流程。其次，對I2C串行總線進(jìn)行了介紹，重點說明了總線上的數(shù)據(jù)傳輸格式并對所使用的AT24C02 E2PROM存儲器的讀／寫時序作了介紹。第三，基于Verilog _HDL設(shè)計了隨機(jī)讀/寫的I2C接口電路、測試模塊和顯示電路；接口電路由同步有限狀態(tài)機(jī)(FSM)來實現(xiàn)；測試模塊首先將數(shù)據(jù)寫入到AT24C02的指定地址，接著將寫入的數(shù)據(jù)讀出，并將兩個數(shù)據(jù)顯示在外圍LED數(shù)碼管和發(fā)光二極管上，從而直觀地比較寫入和輸出的數(shù)據(jù)的正確性。FPGA下載芯片為Xilinx SPARTAN Ⅲ XC3S200。第四，用Agilent邏輯分析儀進(jìn)行傳輸數(shù)據(jù)的采集，分析數(shù)據(jù)傳輸?shù)臅r序，從而驗證電路設(shè)計的正確性。最后，論文對所取得的研究成果進(jìn)行了總結(jié)，并展望了下一步的工作。
標(biāo)簽： I2C 隨機(jī) 讀寫 串行總線接口
上傳時間： 2013-06-08
上傳用戶：再見大盤雞
本文在深入研究MIL-STD-1553B總線傳輸協(xié)議以及國外協(xié)議芯片設(shè)計方法的基礎(chǔ)上，結(jié)合目前較流行的EDA技術(shù)，基于Xilinx公司Virtex-II系列FPGA完成了1553B總線接口協(xié)議設(shè)計實現(xiàn)，并自行設(shè)計實驗板將所做的設(shè)計進(jìn)行了驗證。論文從專用芯片實現(xiàn)的具體功能出發(fā)，結(jié)合自頂向下的設(shè)計思想，給出基于FPGA的總線接口協(xié)議設(shè)計的總體方案，并根據(jù)功能的需求完成了模塊化設(shè)計。文章重點介紹基于FPGA的總線控制器(BC)、遠(yuǎn)程終端(RT)、總線監(jiān)視器(MT)三種類型終端設(shè)計，詳細(xì)給出其設(shè)計邏輯框圖、引腳說明及關(guān)鍵模塊的仿真結(jié)果，最終通過工作方式選擇信號以及其它控制信號將三種終端結(jié)合起來以達(dá)到通用接口的功能。本設(shè)計使用硬件描述語言(VHDL)進(jìn)行描述，在此基礎(chǔ)上使用Xilinx專用開發(fā)工具對設(shè)計進(jìn)行綜合、布局布線等，最終下載到FPGA芯片XC2V2000中進(jìn)行實現(xiàn)。 文章最后通過自行搭建的硬件平臺對所做的設(shè)計進(jìn)行詳細(xì)的測試驗證，選擇ADSP21161作為主處理器，對。FPGA芯片進(jìn)行初始化配置以及數(shù)據(jù)的輸入輸出控制，同時利用示波器觀測FPGA的輸出，完成系統(tǒng)的硬件測試。測試結(jié)果表明本文的設(shè)計方案是合理、可行的。
標(biāo)簽： 1553B 總線接口 技術(shù)研究
上傳時間： 2013-08-03
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現(xiàn)代IC設(shè)計中，隨著設(shè)計規(guī)模的擴(kuò)大和復(fù)雜度的增長，驗證成為最嚴(yán)峻的挑戰(zhàn)之一。在現(xiàn)代ASIC設(shè)計中，很難用單一的驗證方法來對復(fù)雜芯片進(jìn)行有效的驗證，為了將設(shè)計錯誤減少到可接受的最小量，需要將一系列的驗證方法和工具結(jié)合起來。 在64位全定制嵌入式CPU設(shè)計過程中，使用了多種驗證技術(shù)和方法，并將FPGA驗證作為ASIC驗證的重要補(bǔ)充，加強(qiáng)了設(shè)計正確的可靠性。 論文首先介紹了64位CPU的結(jié)構(gòu)，結(jié)合選用的Xilinx的Virtex
上傳時間： 2013-04-24
上傳用戶：003030
本文重點研究的是補(bǔ)償編碼鍵控(CCK)的調(diào)制與解調(diào)算法原理，以及基于FPGA進(jìn)行的系統(tǒng)設(shè)計實現(xiàn)。作為IEEE802.11b標(biāo)準(zhǔn)中關(guān)鍵的調(diào)制技術(shù)，CCK碼具有良好的相關(guān)特性，能夠在高速率傳輸數(shù)據(jù)的同時有效的克服多徑效應(yīng)。本文首先對WLAN的結(jié)構(gòu)和特點進(jìn)行了簡單介紹，對其中的IEEE802.11b標(biāo)準(zhǔn)進(jìn)行了研究，并著重分析了其物理層基帶部分的結(jié)構(gòu)和規(guī)范。然后系統(tǒng)的介紹了CCK碼的特點，重點對11Mb/s模式下基于“基本CCK碼字集”的CCK調(diào)制原理和基于快速沃爾什變換(FWT)塊的CCK解調(diào)原理進(jìn)行了分析討論。接下來通過在Matlab中對調(diào)制和解調(diào)方案的仿真，得到了正確的理論數(shù)據(jù)，并驗證了系統(tǒng)設(shè)計的可行性。最后在Xilinx公司的ISE6.2開發(fā)環(huán)境下，使用硬件描述語言Verilog HDL對CCK調(diào)制和解調(diào)系統(tǒng)在FPGA中進(jìn)行了設(shè)計，然后將整個系統(tǒng)在ModelSim中進(jìn)行了功能仿真。理論分析和仿真結(jié)果的比較表明系統(tǒng)設(shè)計是正確的，而且系統(tǒng)性能良好。 本文所設(shè)計的基于FPGA的CCK調(diào)制和解調(diào)系統(tǒng)具有集成度高、穩(wěn)定性強(qiáng)和能夠在線軟件更新等特點。研究成果可以給將來設(shè)計更高性能、更高集成度的基帶WLAN芯片提供基礎(chǔ)。
標(biāo)簽： CCK 基帶 調(diào)制 解調(diào)技術(shù)
上傳時間： 2013-06-02
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伴隨著多媒體顯示和傳輸技術(shù)的發(fā)展,人們獲得了越來越高的視聽享受。從傳統(tǒng)的模擬電視,到標(biāo)清、高清、全高清。與顯示技術(shù)發(fā)展結(jié)伴而行的是顯示接口技術(shù)的發(fā)展,從模擬的AV端子,S-Video和VGA接口,到數(shù)字顯示的DVI接口,技術(shù)上經(jīng)歷了一個從模擬到數(shù)字,從并行到串行,從低速到高速的發(fā)展過程。 HDMI是最新的高清晰度多媒體接口,它的規(guī)范由Silicon Image等七家公司提出,具有帶寬大,尺寸小,傳輸距離長和支持正版保護(hù)等功能,符合當(dāng)今技術(shù)的發(fā)展潮流,一經(jīng)推出,就獲得了巨大的成功。成為平板顯示器、高清電視等設(shè)備的標(biāo)準(zhǔn)接口之一,并獲得了越來越廣泛的應(yīng)用。 從上世紀(jì)80年代XILINX發(fā)明第一款FPGA芯片以來,FPGA就以其體系結(jié)構(gòu)和邏輯單元靈活,運(yùn)算速度快,編程方便等優(yōu)點廣泛應(yīng)用與IC設(shè)計、系統(tǒng)控制、視頻處理、通信系統(tǒng)、航空航天等諸多方面。 本文利用ALTERA的一款高端FPGA芯片EP2S180F1508C3為核心,配合Silicon Image的專用HDMI接收芯片搭建了一個HDMI的接收顯示平臺。針對HDMI帶寬寬,數(shù)據(jù)量大的特點,使用了新型的DDR2 SDRAM作為視頻信號的輸入和輸出緩沖。在硬件板級設(shè)計上,針對HDMI和DDR2的相關(guān)高速電路,采用了一系列的高速電路設(shè)計方法,有效的避免了信號的反射,串?dāng)_等不良現(xiàn)象。同時在對HDMI規(guī)范和DDR2 SDRAM時序規(guī)范的深入研究的基礎(chǔ)上,在ALTERA的開發(fā)平臺QUARTUSII上編寫了系統(tǒng)的頂層模塊和相關(guān)各功能子模塊,并仿真通過。 論文的主要工作和創(chuàng)新點表現(xiàn)在以下幾個方面： 1、論文研究了最新的HDMI接口規(guī)范和新型存儲器件DDR2的時序規(guī)范。 2、論文搭建的整個系統(tǒng)相當(dāng)龐大,涉及到相關(guān)的規(guī)范、多種芯片的資料、各種工具軟件的使用、原理圖的繪制和PCB板的布局布線,直至后期的編程仿真,花費(fèi)了作者大量的時間和精力。 3、論文首次使用FPGA來處理HDMI信號且直接驅(qū)動顯示器件,區(qū)別于-般的ASIC方案。 4、論文對高速電路特別是的DDR2布局布線,采用了一系列的專門措施,具有一定的借鑒價值。
標(biāo)簽： FPGA HDMI 顯示系統(tǒng)
上傳時間： 2013-06-22
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差分跳頻(DFH)是集跳頻圖案、信息調(diào)制與解調(diào)于一體，是一個全面基于數(shù)字信號處理的全新概念的通信系統(tǒng)，其技術(shù)體制和原理與常規(guī)跳頻完全不同，較好地解決了數(shù)據(jù)速率和跟蹤干擾等問題，代表了當(dāng)前短波通信的一個重要發(fā)展方向。美國Sanders公司推出了名為CHESS的新型短波跳頻通信系統(tǒng)，并獲得了成功，但我國對該體制和技術(shù)的研究還處于初始階段，目前還不太成熟，離實際應(yīng)用還有一段距離。 本文主要基于FPGA芯片的基礎(chǔ)上對差分跳頻進(jìn)行了研究，用FPGA來實現(xiàn)數(shù)字信號處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得FPGA構(gòu)成的DSP系統(tǒng)非常易于修改、測試及硬件升級。而且設(shè)計中盡量采用軟件無線電體系結(jié)構(gòu)，減少模擬環(huán)節(jié)，把數(shù)字化處理盡量靠近天線，從而建立一個通用、標(biāo)準(zhǔn)、模塊化的硬件平臺，用軟件編程來實現(xiàn)差分跳頻的各種功能，從基于硬件的設(shè)計方法中解放出來。 本文首先介紹了課題背景及研究的意義，闡述了目前差分跳頻中頻率合成跟頻率識別的實現(xiàn)方案。在頻率合成中，著重對DDS的相位截斷誤差及幅度量化誤差進(jìn)行仿真，找出基于FPGA實現(xiàn)的最佳參數(shù)及改善方法。在頻率識別中，基于Xilinx公司提供FFT IP核，接收端中的位同步，頻率識別均在FFT的理論上進(jìn)行設(shè)計。最后根據(jù)設(shè)計方案制作基于FPGA的電路板。 設(shè)計中跳頻圖案、直接數(shù)字頻率合成器、頻率識別、位同步、跳頻圖案恢復(fù)、線性調(diào)頻z變換等模塊均采用Verilog和VHDL兩種通用硬件描述語言進(jìn)行設(shè)計，以便能夠在所有廠家的FPGA芯片中移植。
上傳時間： 2013-07-22
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