N位加法器源代碼，通用的，通過xilinx驗證，希望對大家有用。
標簽： 加法器 源代碼
上傳時間： 2015-06-06
上傳用戶：zhangzhenyu
VHDL，verilog串并轉換源程序 xilinx公司參考資料
標簽： VHDL
上傳時間： 2015-07-03
上傳用戶：小寶愛考拉
介紹了基于FPGA的多功能計程車計價器的電路設計。該設計采用了可編程邏輯器件FPGA的ASIC設計，并基于超高速硬件描述語言VHDL在xilinx公司的SpartanⅡ系列的2sc200PQ208-5芯片上編程實現了整個系統的控制部分，整個自動控制系統由四個模塊構成：秒分頻模塊、控制模塊、計量模塊和譯碼顯示模塊。該設計不僅僅實現了顯示計程車計費的功能，其多功能表現在它可以通過選擇鍵選擇顯示計程車累計走的總路程和乘客乘載的時間。計時、計程、計費準確可靠，應用于實際當中有較好的實用價值和較高的可行性。
標簽： FPGA ASIC 多功能 可編程邏輯器件
上傳時間： 2014-07-27
上傳用戶：llandlu
BurchED B5-X300 Spartan2e using XC2S300e device Top level file for 6809 compatible system on a chip Designed with xilinx XC2S300e Spartan 2+ FPGA. Implemented With BurchED B5-X300 FPGA board, B5-SRAM module, B5-CF module and B5-FPGA-CPU-IO module
標簽： compatible 300 Spartan2e BurchED
上傳時間： 2015-07-07
上傳用戶：star_in_rain
Verilog HDL的PLI子程序接口，用于與用戶C程序在2個方向上傳輸數據，可用xilinx ISE，quartusii或modelsim仿真，
標簽： Verilog HDL PLI 程序接口
上傳時間： 2013-12-09
上傳用戶：kr770906
1024點FFT快速傅立葉變換，包含說明文檔和VHDL源代碼，16位輸入/輸出，帶DMA功能，xilinx的ip
標簽： 1024 FFT 傅立葉變換
上傳時間： 2015-07-13
上傳用戶：獨孤求源
用FPGA模擬VGA時序、模擬PS/2總線的鍵盤接口VHDL源代碼，基于xilinx spartan3
標簽： FPGA VHDL VGA 模擬
上傳時間： 2013-12-12
上傳用戶：3到15
FM收音機的解碼及控制器VHDL語言實現，xilinx提供的．別謝我．
標簽： VHDL FM收音機 解碼 控制器
上傳時間： 2015-07-17
上傳用戶：CHENKAI
IP核生成器生成 ip 后有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則 asyn_fifo.veo 給出了例化該核方式（或者在 Edit－>Language Template->COREGEN 中找到 verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調用了 xilinx 行為模型庫 的模塊，仿真時該文件也要加入工程。
標簽： ip IP核 生成器 比較
上傳時間： 2014-01-05
上傳用戶：頂得柱
運算器的實現，即實驗指導書中的實驗一，文件中包含有原代碼及端口設置（可變），用vrilog HDL編程，xilinx ISE 6仿真，并在實際電路中得到實現．
標簽： 運算器
上傳時間： 2015-07-25
上傳用戶：hzy5825468
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