870_880MHz頻段的CDMA結(jié)環(huán)行器方案
利用帶線結(jié)環(huán)行器的相關(guān)理論,設(shè)計(jì)了870~880MHz 結(jié)環(huán)行器,最后實(shí)現(xiàn)的環(huán)行器在0.5~1.5GHz內(nèi),插入損耗≤0.4dB,最小隔離度≥ 20dB,電壓駐波比≤ 1.20,符合基站用環(huán)行器的技術(shù)指標(biāo). ...
利用帶線結(jié)環(huán)行器的相關(guān)理論,設(shè)計(jì)了870~880MHz 結(jié)環(huán)行器,最后實(shí)現(xiàn)的環(huán)行器在0.5~1.5GHz內(nèi),插入損耗≤0.4dB,最小隔離度≥ 20dB,電壓駐波比≤ 1.20,符合基站用環(huán)行器的技術(shù)指標(biāo). ...
設(shè)計(jì)一個(gè)四路數(shù)據(jù)選擇器,其功能是將四組不同的數(shù)據(jù)按要求選擇一個(gè)輸出.輸出的那組數(shù)據(jù)有兩個(gè)控制信號(hào)決定,其真值表如下: 數(shù)據(jù)選擇控制端 輸出的數(shù)據(jù) Input0 Input1 output 0 0 output0 0 1 output1 1 0 output 2 1 1 output 3...
VHDL的四選一選擇器...
用一位全加器組成四位全加器. 所用語(yǔ)言是Verilog HDL. 主要用在加法器的設(shè)計(jì)中。...
基于地址總線接口的四倍頻編碼器信號(hào)接口的 FPGA實(shí)現(xiàn) Verilog HDL的...