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編解碼器

編解碼器（codec）指的是一個(gè)能夠?qū)σ粋€(gè)信號(hào)或者一個(gè)數(shù)據(jù)流進(jìn)行變換的設(shè)備或者程序。這里指的變換既包括將信號(hào)或者數(shù)據(jù)流進(jìn)行編碼（通常是為了傳輸、存儲(chǔ)或者加密）或者提取得到一個(gè)編碼流的操作，也包括為了觀察或者處理從這個(gè)編碼流中恢復(fù)適合觀察或操作的形式的操作。編解碼器經(jīng)常用在視頻會(huì)議和流媒體等應(yīng)用中，通常主要還是用在廣電行業(yè)，作前端應(yīng)用。

基于FPGA的RS255，223編解碼器的高速并行實(shí)現(xiàn).rar

隨著信息時(shí)代的到來(lái)，用戶對(duì)數(shù)據(jù)保護(hù)和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號(hào)經(jīng)信道傳輸后，到達(dá)接收端不可避免地會(huì)受到干擾而出現(xiàn)信號(hào)失真。因此需要采用差錯(cuò)控制技術(shù)來(lái)檢測(cè)和糾正由信道失真引起的信息傳輸錯(cuò)誤。RS（Reed—Solomon）碼是差錯(cuò)控制領(lǐng)域中一類重要的線性分組碼，由于它編解碼結(jié)構(gòu)相對(duì)固定，性能強(qiáng)，不但可以糾正隨機(jī)差錯(cuò)，而且對(duì)突發(fā)錯(cuò)誤的糾錯(cuò)能力也很強(qiáng)，被廣泛應(yīng)用在數(shù)字通信、數(shù)據(jù)存儲(chǔ)系統(tǒng)中，以滿足對(duì)數(shù)據(jù)傳輸通道可靠性的要求。因此設(shè)計(jì)一款高性能的RS編解碼器不但具有很大的應(yīng)用意義，而且具有相當(dāng)大的經(jīng)濟(jì)價(jià)值。本文首先介紹了線形分組碼及其子碼循環(huán)碼、BCH碼的基礎(chǔ)理論知識(shí)，重點(diǎn)介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進(jìn)行，接著介紹了有限域的有關(guān)理論?；赗S碼傳統(tǒng)的單倍結(jié)構(gòu)，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語(yǔ)言實(shí)現(xiàn)。其中編碼器基于傳統(tǒng)的線性反饋移位寄存器除法電路并進(jìn)行八倍并行擴(kuò)展，譯碼器關(guān)鍵方程求解模塊基于修正的歐幾里德算法設(shè)計(jì)了一種便于硬件實(shí)現(xiàn)的脈動(dòng)關(guān)鍵方程求解結(jié)構(gòu)，其他模塊均采用九倍并行實(shí)現(xiàn)。由于進(jìn)行了超前運(yùn)算、流水線及并行處理，使編解碼的數(shù)據(jù)吞吐量大為提高，同時(shí)延時(shí)更小。本論文設(shè)計(jì)了C++仿真平臺(tái)，并與HDL代碼結(jié)果進(jìn)行了對(duì)比驗(yàn)證。Verilog HDL代碼經(jīng)過(guò)modelsim仿真驗(yàn)證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進(jìn)行綜合驗(yàn)證以及靜態(tài)時(shí)序分析，綜合軟件為QUATURSⅡ V8．0。驗(yàn)證及測(cè)試表明，本設(shè)計(jì)在滿足編解碼基本功能的基礎(chǔ)上，能夠?qū)崿F(xiàn)數(shù)據(jù)的高吞吐量和低延時(shí)傳輸，達(dá)到性能指標(biāo)要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實(shí)現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟(jì)價(jià)值。

標(biāo)簽： FPGA 255 223

上傳時(shí)間： 2013-04-24

上傳用戶：思琦琦
EDA卷積碼編解碼器實(shí)現(xiàn)技術(shù)

EDA卷積碼編解碼器實(shí)現(xiàn)技術(shù)針對(duì)某擴(kuò)頻通信系統(tǒng)數(shù)據(jù)糾錯(cuò)編碼的需要, 構(gòu)造并分析了(2 , 1 , 6) 卷積碼編解碼器的基本工作原理, 提出了基于MAX +

標(biāo)簽： EDA 卷積碼 編解碼器 實(shí)現(xiàn)技術(shù)

上傳時(shí)間： 2013-07-18

上傳用戶：ynwbosss
圖象壓縮系統(tǒng)中熵編解碼器的FPGA設(shè)計(jì)及實(shí)現(xiàn)

隨著移動(dòng)終端、多媒體、Internet網(wǎng)絡(luò)、通信，圖像掃描技術(shù)的發(fā)展，以及人們對(duì)圖象分辨率，質(zhì)量要求的不斷提高，用軟件壓縮難以達(dá)到實(shí)時(shí)性要求，而且會(huì)帶來(lái)因傳輸大量原始圖象數(shù)據(jù)帶來(lái)的帶寬要求，因此采用硬件實(shí)現(xiàn)圖象壓縮已成為一種必然趨勢(shì)。而熵編碼單元作為圖像變換，量化后的處理環(huán)節(jié)，是圖像壓縮中必不可少的部分。研究熵編解碼器的硬件實(shí)現(xiàn)，具有廣闊的應(yīng)用背景。本文以星載視頻圖像壓縮的硬件實(shí)現(xiàn)項(xiàng)目為背景，對(duì)熵編碼器和解碼器的硬件實(shí)現(xiàn)進(jìn)行探討，給出了并行熵編碼和解碼器的實(shí)現(xiàn)方案。熵編解碼器中的難點(diǎn)是huffman編解碼器的實(shí)現(xiàn)。在設(shè)計(jì)并行huffman編碼方案時(shí)通過(guò)改善Huffman編碼器中變長(zhǎng)碼流向定長(zhǎng)碼流轉(zhuǎn)換時(shí)的控制邏輯,避免了因數(shù)據(jù)處理不及時(shí)造成數(shù)據(jù)丟失的可能性，從而保證了編碼的正確性。而在實(shí)現(xiàn)并行的huffman解碼器時(shí)，解碼算法充分利用了規(guī)則化碼書帶來(lái)的碼字的單調(diào)性，及在特定長(zhǎng)度碼字集內(nèi)碼字變化的連續(xù)性，將并行解碼由模式匹配轉(zhuǎn)換為算術(shù)運(yùn)算，提高了存儲(chǔ)器的利用率、系統(tǒng)的解碼效率和速度。在實(shí)現(xiàn)并行huffman編碼的基礎(chǔ)上，結(jié)合針對(duì)DC子帶的預(yù)測(cè)編碼，針對(duì)直流子帶的游程編碼，能夠?qū)D像壓縮系統(tǒng)中經(jīng)過(guò)DWT變換，量化，掃描后的數(shù)據(jù)進(jìn)行正確的編碼。同時(shí)，在并行huffman解碼基礎(chǔ)上的熵解碼器也可以解碼出正確的數(shù)據(jù)提供給解碼系統(tǒng)的后續(xù)反量化模塊，進(jìn)一步處理。在本文介紹的設(shè)計(jì)方案中，按照自頂向下的設(shè)計(jì)方法，對(duì)星載圖像壓縮系統(tǒng)中的熵編解碼器進(jìn)行分析，進(jìn)而進(jìn)行邏輯功能分割及模塊劃分，然后分別實(shí)現(xiàn)各子模塊，并最終完成整個(gè)系統(tǒng)。在設(shè)計(jì)過(guò)程中，用高級(jí)硬件描述語(yǔ)言verilogHDL進(jìn)行RTL級(jí)描述。利用了Altera公司的QuartusII開(kāi)發(fā)平臺(tái)進(jìn)行設(shè)計(jì)輸入、編譯、仿真，同時(shí)還采用modelsim仿真工具和symplicity的綜合工具，驗(yàn)證了設(shè)計(jì)的正確性。通過(guò)系統(tǒng)波形仿真和下板驗(yàn)證熵編碼器最高頻率可以達(dá)到127M，在62.5M的情況下工作正常。而熵解碼器也可正常工作在62.5M，吞吐量可達(dá)到2500Mbps，也能滿足性能要求。仿真驗(yàn)證的結(jié)果表明：設(shè)計(jì)能夠滿足性能要求，并具有一定的使用價(jià)值。

標(biāo)簽： FPGA 圖象壓縮熵

上傳時(shí)間： 2013-05-19

上傳用戶：吳之波123
DVB系統(tǒng)中RS編解碼器的FPGA實(shí)現(xiàn)

該論文討論如何采用一種串行無(wú)逆的Berlekamp-Massey(BM)算法,設(shè)計(jì)應(yīng)用于DVB系統(tǒng)中的RS(204,188)信道編碼/解碼電路,并通過(guò)FPGA的驗(yàn)證.RS解碼器的設(shè)計(jì)采用無(wú)逆BM算法,并利用串行方式來(lái)實(shí)現(xiàn),不僅避免了求逆運(yùn)算,而且只需用3個(gè)有限域乘法器就可以實(shí)現(xiàn),大大的降低了硬件實(shí)現(xiàn)的復(fù)雜度,并且因?yàn)樵谟布?shí)現(xiàn)上,采用了3級(jí)流水線(pipe-line)的處理結(jié)構(gòu).RS編碼器的設(shè)計(jì)中,利用有限域常數(shù)乘法器的特性對(duì)編碼電路進(jìn)行優(yōu)化.這些技術(shù)的采用大大的提高了RS編/解碼器的效率,節(jié)省了RS編/解碼器所占用資源.

標(biāo)簽： FPGA DVB RS編解碼

上傳時(shí)間： 2013-08-05

上傳用戶：BOBOniu
基于VHDL語(yǔ)言的卷積碼編解碼器的設(shè)計(jì)

本文在闡述卷積碼編解碼器基本工作原理的基礎(chǔ)上，提出了在MAX+PlusⅡ開(kāi)發(fā)平臺(tái)上基于VHDL語(yǔ)言設(shè)計(jì)（2，1，6）卷積碼編解碼器的方法。

標(biāo)簽： VHDL 語(yǔ)言卷積碼 編解碼器

上傳時(shí)間： 2013-06-16

上傳用戶：zfh920401
介紹用FPGA設(shè)計(jì)實(shí)現(xiàn)MIL-STD1553B部接口中的曼徹斯特碼編解碼器

介紹用FPGA設(shè)計(jì)實(shí)現(xiàn)MIL-STD1553B部接口中的曼徹斯特碼編解碼器

標(biāo)簽： MIL-STD FPGA 1553 設(shè)計(jì)實(shí)現(xiàn)

上傳時(shí)間： 2013-08-30

上傳用戶：Amygdala
基于fpga的JPEG編解碼器設(shè)計(jì)

基于fpga的JPEG編解碼器設(shè)計(jì)，采用流水線優(yōu)化解決時(shí)間并行性問(wèn)題，提高DCT/IDCT模塊的運(yùn)行速度。

標(biāo)簽： fpga JPEG 編解碼器

上傳時(shí)間： 2013-08-31

上傳用戶：taa123456
用CPLD控制曼徹斯特編解碼器

用CPLD控制曼徹斯特編解碼器，很詳細(xì)的文字說(shuō)明。

標(biāo)簽： CPLD 控制曼徹斯特 編解碼器

上傳時(shí)間： 2013-09-01

上傳用戶：xiaodu1124
Viterbi編解碼器的完整vhdl代碼

論文格式，內(nèi)含Viterbi編解碼器的完整vhdl代碼，文件為.nh格式

標(biāo)簽： Viterbi vhdl 編解碼器 代碼

上傳時(shí)間： 2013-09-03

上傳用戶：qiaoyue
H.264高清編解碼器的片上系統(tǒng)MG3500

MG3500SoC是支持H.264高清編解碼器的片上系統(tǒng)，內(nèi)部集成一個(gè)嵌入式ARM926處理器，支持高清H.264編解碼、MPEG鄄2解碼和JPEG編解碼。介紹了MG3500SoC的主要性能特點(diǎn)、引腳排列、主要接口功能及在DVR上的應(yīng)用，以及MG3500SoC及其周圍器件的硬件設(shè)計(jì)，提出了在設(shè)計(jì)中應(yīng)注意的問(wèn)題。 Abstract: The MG3500System-on-Chip（SoC）is high definition（HD）H.264codec,including ARM926-EJ processor，H.264encoder/decoder，MPEG2decoder and JPEG/MJPEG encoder/decoder.The features,pin assignments，interfaces and the typical application of MG3500in DVR are introduced in this paper.The application hardware circuit between the MG3500SoC and peripheral device are given,the questions which the syetem design needs to pay attention are explained.

標(biāo)簽： 3500 264 MG 編解碼器

上傳時(shí)間： 2013-11-12

上傳用戶：elinuxzj

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編解碼器

基于FPGA的RS255，223編解碼器的高速并行實(shí)現(xiàn).rar

EDA卷積碼編解碼器實(shí)現(xiàn)技術(shù)

圖象壓縮系統(tǒng)中熵編解碼器的FPGA設(shè)計(jì)及實(shí)現(xiàn)

DVB系統(tǒng)中RS編解碼器的FPGA實(shí)現(xiàn)

基于VHDL語(yǔ)言的卷積碼編解碼器的設(shè)計(jì)

介紹用FPGA設(shè)計(jì)實(shí)現(xiàn)MIL-STD1553B部接口中的曼徹斯特碼編解碼器

基于fpga的JPEG編解碼器設(shè)計(jì)

用CPLD控制曼徹斯特編解碼器

Viterbi編解碼器的完整vhdl代碼

H.264高清編解碼器的片上系統(tǒng)MG3500