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2019-06-13 10:28:40SDRAM 控制器的Verilog代碼
經(jīng)過(guò)綜合驗(yàn)證過(guò)的.無(wú)截壓密碼
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2019-06-13 10:28:11Verilog編寫的簡(jiǎn)單異步串口
完全原創(chuàng)
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2019-06-12 14:03:07一個(gè)霹靂燈的Verilog源程序
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2019-06-12 14:02:54verilog編寫的狀態(tài)機(jī)檢測(cè)00100序列.
實(shí)現(xiàn) input:...011000010010000...
output:...000000000100100...
并且 用測(cè)試模塊來(lái)驗(yàn)證狀
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2019-06-12 14:02:39verilog源碼
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2019-06-12 14:02:29非常多的verilog實(shí)例
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2019-06-12 14:02:04完整的用VERILOG語(yǔ)言開(kāi)發(fā)的USB2.0 IP核源代碼
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2019-06-12 14:01:38verilog ADPLL file with testbench.v
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2019-06-12 14:01:18８＊８的乘法器verilog源代碼,經(jīng)過(guò)編譯仿真的
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2019-06-12 14:01:0447譯碼器器的verilog源代碼,經(jīng)過(guò)編譯仿真的
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2019-06-12 14:00:43pc104接口的verilog代碼
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2019-06-12 14:00:22一個(gè)電子中的verilog實(shí)驗(yàn)源代碼。適合verilog初學(xué)者學(xué)習(xí)參考
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2019-06-12 13:59:28CORDIC算法的硬件實(shí)現(xiàn) 用的verilog語(yǔ)言
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2019-06-12 13:59:05一個(gè)可綜合的串并轉(zhuǎn)換接口verilog源代碼
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2019-06-12 13:58:24一個(gè)模擬視頻輸入轉(zhuǎn)VGA視頻輸出的Verilog程序
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2019-06-12 13:58:12一個(gè)用Verilog編寫的編幀、解幀及碼速匹配的程序
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2019-06-12 13:57:54verilog數(shù)字系統(tǒng)設(shè)計(jì)教程 所有例題的源程
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2019-06-12 13:57:24verilog 時(shí)鐘程序?qū)嵗趇se下編譯通過(guò)spatan3的芯片
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2019-06-12 13:57:08FIR FILTER verilog code
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2019-06-12 13:56:32采用verilog設(shè)計(jì)
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2019-06-12 13:56:14此代碼是用Verilog實(shí)現(xiàn)的以太網(wǎng)接口,在此基礎(chǔ)上做修改,可以作為一般的以太網(wǎng)接口程序開(kāi)發(fā).
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2019-06-12 09:20:18此代碼是用Verilog實(shí)現(xiàn)的以太網(wǎng)接口,在此基礎(chǔ)上做修改,可以作為一般的以太網(wǎng)接口程序開(kāi)發(fā).
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2019-06-12 09:19:38使用Verilog語(yǔ)言編寫的數(shù)字鐘程序.有慢校時(shí),快校時(shí),鬧鐘等功能.
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2019-06-12 08:47:54此代碼是用Verilog實(shí)現(xiàn)的以太網(wǎng)接口,在此基礎(chǔ)上做修改,可以作為一般的以太網(wǎng)接口程序開(kāi)發(fā).
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2019-06-12 08:46:24使用Verilog語(yǔ)言編寫的數(shù)字鐘程序.有慢校時(shí),快校時(shí),鬧鐘等功能.
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