用verilog編寫的三分頻器代碼，用modelsim測(cè)試沒(méi)有問(wèn)題，有問(wèn)題請(qǐng)反饋給我
資源簡(jiǎn)介：用verilog編寫的三分頻器代碼，用modelsim測(cè)試沒(méi)有問(wèn)題，有問(wèn)題請(qǐng)反饋給我
上傳時(shí)間： 2017-02-26
上傳用戶：zhangqi
資源簡(jiǎn)介：本文主要介紹了50％占空比三分頻器的三種設(shè)計(jì)方法，并給出了圖形設(shè)計(jì)、VHDL設(shè)計(jì)、編譯結(jié)果和仿真結(jié)果。設(shè)計(jì)中采用EPM7064AETC44-7 CPLD，在QUARTUSⅡ4.2軟件平臺(tái)上進(jìn)行。
上傳時(shí)間： 2014-01-25
上傳用戶：凌云御清風(fēng)
資源簡(jiǎn)介：此為EDA設(shè)計(jì)的分頻器模塊。可以實(shí)現(xiàn)三種不同的頻率信號(hào)，可以通過(guò)使用者自由設(shè)置頻率大小
上傳時(shí)間： 2013-12-22
上傳用戶：671145514
資源簡(jiǎn)介：用verilog編寫適中分頻器 并且還有測(cè)試程序
上傳時(shí)間： 2013-11-28
上傳用戶：dongqiangqiang
資源簡(jiǎn)介：用verilog編寫適中分頻器 并且還有測(cè)試程序
上傳時(shí)間： 2013-12-17
上傳用戶：evil
資源簡(jiǎn)介：一個(gè)簡(jiǎn)單的分頻器代碼,可以套用來(lái)作其他頻率的分頻
上傳時(shí)間： 2014-06-18
上傳用戶：330402686
資源簡(jiǎn)介：vhdl語(yǔ)言編寫的2分頻器代碼，簡(jiǎn)單易懂
上傳時(shí)間： 2014-01-08
上傳用戶：lht618
資源簡(jiǎn)介：EDA常用計(jì)數(shù)函數(shù)VHDL程序設(shè)計(jì),基于VHDL的交通燈設(shè)計(jì)實(shí)例&分頻器
上傳時(shí)間： 2013-12-23
上傳用戶：yyq123456789
資源簡(jiǎn)介：數(shù)控分頻器的設(shè)計(jì)數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)，將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比，數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可。
上傳時(shí)間： 2016-10-13
上傳用戶：wangzhen1990
資源簡(jiǎn)介：數(shù)控分頻器的設(shè)計(jì) 數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)，將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比，例3的數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可。
上傳時(shí)間： 2013-12-11
上傳用戶：黑漆漆
資源簡(jiǎn)介：基于vhdl的分頻器設(shè)計(jì)，分頻器在數(shù)字系統(tǒng)設(shè)計(jì)中應(yīng)用頻繁
上傳時(shí)間： 2017-03-31
上傳用戶：腳趾頭
資源簡(jiǎn)介：半整數(shù)分頻器的設(shè)計(jì) 請(qǐng)不要上傳有版權(quán)爭(zhēng)議的內(nèi)容和木馬病毒代碼
上傳時(shí)間： 2014-08-16
上傳用戶：trepb001
資源簡(jiǎn)介：占空比50 的三分頻verilog代碼，包含PDF說(shuō)明和源代碼
上傳時(shí)間： 2017-08-24
上傳用戶：lhw888
資源簡(jiǎn)介：帶分頻器的bcd計(jì)數(shù)電路設(shè)計(jì)，verilog源碼
上傳時(shí)間： 2014-01-14
上傳用戶：s363994250
資源簡(jiǎn)介：好的分頻器設(shè)計(jì)程序，有三個(gè)，二分頻，八分頻隨便改，比較實(shí)用
上傳時(shí)間： 2016-07-15
上傳用戶：songyue1991
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)了奇數(shù)和偶數(shù)不同的分頻器設(shè)計(jì)
上傳時(shí)間： 2016-07-11
上傳用戶：jhjjh
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)基于FPGA的通用分頻器
上傳時(shí)間： 2013-08-30
上傳用戶：xingyuewubian
資源簡(jiǎn)介：分頻器 FPGＡ程序設(shè)計(jì) 二分頻 對(duì)硬件設(shè)計(jì)有很大用處\r\n
上傳時(shí)間： 2013-08-31
上傳用戶：lhc9102
資源簡(jiǎn)介：基于CPLD-FPGA的半整數(shù)分頻器的設(shè)計(jì)，用于設(shè)計(jì)EDA
上傳時(shí)間： 2013-09-03
上傳用戶：pioneer_lvbo
資源簡(jiǎn)介：用verilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)
上傳時(shí)間： 2013-10-28
上傳用戶：xiaoxiang
資源簡(jiǎn)介：用verilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)
上傳時(shí)間： 2015-01-02
上傳用戶：oooool
資源簡(jiǎn)介：基于CPLD-FPGA的半整數(shù)分頻器的設(shè)計(jì)，用于設(shè)計(jì)EDA
上傳時(shí)間： 2015-04-09
上傳用戶：凌云御清風(fēng)
資源簡(jiǎn)介：第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例 7.1 半整數(shù)分頻器的設(shè)計(jì) 7.2 音樂(lè)發(fā)生器 7.3 2FSK/2PSK信號(hào)產(chǎn)生器 7.4 實(shí)用多功能電子表 7.5 交通燈控制器 7.6 數(shù)字頻率計(jì)
上傳時(shí)間： 2015-06-23
上傳用戶：tianyi223
資源簡(jiǎn)介：數(shù)控分頻器設(shè)計(jì):對(duì)于一個(gè)加法計(jì)數(shù)器，裝載不同的計(jì)數(shù)初始值時(shí)，會(huì)有不同頻率的溢出輸出信號(hào)。計(jì)數(shù)器溢出時(shí)，輸出‘1’電平，同時(shí)溢出時(shí)的‘1’電平反饋給計(jì)數(shù)器的輸入端作為裝載信號(hào)；否則輸出‘0’電平。
上傳時(shí)間： 2015-07-16
上傳用戶：wxhwjf
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)基于FPGA的通用分頻器
上傳時(shí)間： 2015-08-20
上傳用戶：songrui
資源簡(jiǎn)介：本文件介紹的是用verilogHDL語(yǔ)言設(shè)計(jì)分頻器和32位計(jì)數(shù)器.
上傳時(shí)間： 2013-12-15
上傳用戶：縹緲
資源簡(jiǎn)介：分頻器 FPGＡ程序設(shè)計(jì) 二分頻 對(duì)硬件設(shè)計(jì)有很大用處
上傳時(shí)間： 2014-01-25
上傳用戶：z754970244
資源簡(jiǎn)介：任意N進(jìn)制分頻器的標(biāo)準(zhǔn)VHDL代碼（原創(chuàng)）
上傳時(shí)間： 2013-12-25
上傳用戶：洛木卓
資源簡(jiǎn)介：常用2、4、6及任意偶數(shù)分頻器的VHDL代碼實(shí)現(xiàn)（原創(chuàng)）
上傳時(shí)間： 2013-12-17
上傳用戶：330402686
資源簡(jiǎn)介：常用1、3、5及任意奇數(shù)分頻器的VHDL代碼實(shí)現(xiàn)（原創(chuàng)）
上傳時(shí)間： 2013-12-26
上傳用戶：rishian
