用verilog編寫適中分頻器 并且還有測試程序
資源簡介：用verilog編寫適中分頻器 并且還有測試程序
上傳時間： 2013-11-28
上傳用戶：dongqiangqiang
資源簡介：用verilog編寫適中分頻器 并且還有測試程序
上傳時間： 2013-12-17
上傳用戶：evil
資源簡介：用verilog編寫的bch譯碼器，包括測試文件，隨機加載了比特流，進行了測試。
上傳時間： 2013-12-15
上傳用戶：mpquest
資源簡介：本文件介紹的是用verilogHDL語言設計分頻器和32位計數器.
上傳時間： 2013-12-15
上傳用戶：縹緲
資源簡介：關于用觸發器構建簡單分頻器的介紹文檔，圖文并茂，講解詳細
上傳時間： 2015-09-27
上傳用戶：wang5829
資源簡介：用vhdl實現的分頻器，可產生任意對主時鐘的分頻，從而是實現不同頻率pwm的控制
上傳時間： 2016-06-01
上傳用戶：6546544
資源簡介：該源碼為VHDL語言編寫的分頻器，在W-4b教學平臺上通過驗證
上傳時間： 2016-09-17
上傳用戶：erkuizhang
資源簡介：分頻器 8分頻器 50 已經測試 可以用 代碼可更改
上傳時間： 2014-01-06
上傳用戶：181992417
資源簡介：一個用java編寫的很有價值的記憶測試程序.
上傳時間： 2014-01-25
上傳用戶：myworkpost
資源簡介：用verilog編寫的三分頻器代碼，用modelsim測試沒有問題，有問題請反饋給我
上傳時間： 2017-02-26
上傳用戶：zhangqi
資源簡介：verilog實現無分頻時鐘，包括測試文件，經過驗證可用
上傳時間： 2017-05-19
上傳用戶：牧羊人8920
資源簡介：用verilog實現基于FPGA的通用分頻器
上傳時間： 2013-08-30
上傳用戶：xingyuewubian
資源簡介：用VHDL編寫的8位全加器,數字分頻器等程序
上傳時間： 2013-12-16
上傳用戶：ztj182002
資源簡介：用verilog實現基于FPGA的通用分頻器
上傳時間： 2015-08-20
上傳用戶：songrui
資源簡介：這是用VHDL 語言編寫的參數可以直接設置的2n倍時鐘分頻器，在運用時，不需要閱讀VHDL源代碼，只需要把clk_div2n.vhd加入當前工程便可以直接調用clk_div2n.bsf。
上傳時間： 2015-08-23
上傳用戶：xinyuzhiqiwuwu
資源簡介：《分頻器設計》絕對好用的EDA實驗程序！已經通過測試。VHDL語言編寫
上傳時間： 2013-11-29
上傳用戶：star_in_rain
資源簡介：使用verilog編寫分頻器，包括奇分頻和偶分頻，可以進行任意奇偶分頻
上傳時間： 2016-01-23
上傳用戶：stvnash
資源簡介：基于fpga和sopc的用VHDL語言編寫的EDA數控分頻器
上傳時間： 2014-01-03
上傳用戶：yan2267246
資源簡介：用verilog HDL實現的任意 頻率分頻器源代碼，是一個通用的程序
上傳時間： 2014-01-07
上傳用戶：alan-ee
資源簡介：用verilog實現了奇數和偶數不同的分頻器設計
上傳時間： 2016-07-11
上傳用戶：jhjjh
資源簡介：用verilog編寫的搶答器程序。由硬件思維編寫，由一個多路開關和一個觸發器構成，比起c，簡單并且穩定。
上傳時間： 2014-11-12
上傳用戶：frank1234
資源簡介：用verilog編寫的搶答器，當主持人宣布“開始比賽”，系統初始化，選手進入“搶答狀態”。當某一選手首先按下搶答開關時，相應的指示燈亮，此時搶答器不再接受其他輸入信號。電路具有累計分控制（分別用４個４位選手的積分——十六進制數），由主持人控制“加...
上傳時間： 2014-01-16
上傳用戶：佳期如夢
資源簡介：用verilogHDL實現基于FPGA的通用分頻器的設計
上傳時間： 2013-10-28
上傳用戶：xiaoxiang
資源簡介：用verilogHDL實現基于FPGA的通用分頻器的設計
上傳時間： 2015-01-02
上傳用戶：oooool
資源簡介：這是用VHDL語言寫的32位分頻器的程序，可直接運行，看結果，歡迎使用。多指正，交流。
上傳時間： 2015-05-11
上傳用戶：chenlong
資源簡介：這是一個用JAVA編寫的文本編輯器,主要實現了部分簡單常用的功能.(并且能夠實現界面風格的轉換)
上傳時間： 2015-06-04
上傳用戶：dragonhaixm
資源簡介：利用VHDL語言編寫的一個16分頻器，另外可以在程序中修改為任意2N的分頻器
上傳時間： 2014-01-18
上傳用戶：erkuizhang
資源簡介：基于FPGA的分頻器設計,已經通過了仿真(VHDL語言編寫)
上傳時間： 2013-12-14
上傳用戶：haoxiyizhong
資源簡介：verilog分頻器～時鐘為50hmz，波特率采用9600bps～
上傳時間： 2013-12-27
上傳用戶：lwwhust
資源簡介：用CD4013雙D觸發器做的脈沖4分頻器，以及單鍵觸模式燈開關介紹，只用一個觸摸電極片，就能完成開燈和關燈，以及多個觸摸式開關電路舉例
上傳時間： 2016-03-01
上傳用戶：開懷常笑
