相 關(guān) 資 源

• 一位十進制全加器免費下載

  資源簡介：一位十進制全加器！?。。。。。。。。。。。。。。。。。。。。。。。。。。。。。?！

  標簽： 十進制 全加器

  上傳時間： 2019-06-12

  上傳用戶：暗香666

• 8*8乘法器及其測試：采用booth編碼的乘法器：1． ultipler_quick_add_4 即4位的并行全加器免費下載

  資源簡介：8*8乘法器及其測試：采用booth編碼的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在這里主要起了兩個作用：第一個是在求部分積單元時，當編碼為3x時用來輸出部分積；另外一個是在將部分積加起來時，求3到6位時所用到。 2． ultiplier_quick_add_5...

  標簽： ultipler_quick_add booth 乘法器 測試

  上傳時間： 2016-07-12

  上傳用戶：zhaiye

• 半加器 或門 1位二進制全加器頂層設(shè)計描述免費下載

  資源簡介：半加器 或門 1位二進制全加器頂層設(shè)計描述

  標簽： 半加器 二進制 全加器 或門

  上傳時間： 2014-01-03

  上傳用戶：cursor

• 1位全加器 可以進行1位的二進制碼的加法 想進行改進 改為4位或8位的全加器代碼免費下載

  資源簡介：1位全加器 可以進行1位的二進制碼的加法 想進行改進 改為4位或8位的全加器代碼

  標簽： 全加器 二進制碼 8位 代碼

  上傳時間： 2017-06-21

  上傳用戶：希醬大魔王

• 該程序?qū)崿F(xiàn)的是n位全加器免費下載

  資源簡介：該程序?qū)崿F(xiàn)的是n位全加器，首先用與非門實現(xiàn)一位全家器，最后實現(xiàn)n位的全加器。

  標簽： 程序 全加器

  上傳時間： 2015-04-18

  上傳用戶：fandeshun

• 用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設(shè)計中。免費下載

  資源簡介：用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設(shè)計中。

  標簽： Verilog HDL 全加器 語言

  上傳時間： 2015-05-02

  上傳用戶：zukfu

• fulladder.vhd 一位全加器 adder.vhd 四位全加器 multi4.vhd 四位并行乘法器免費下載

  資源簡介：fulladder.vhd 一位全加器 adder.vhd 四位全加器 multi4.vhd 四位并行乘法器

  標簽： vhd fulladder adder multi

  上傳時間： 2015-09-03

  上傳用戶：上善若水

• 由寄存器,全加器,移位寄存器,計數(shù)器,觸發(fā)器和門電路構(gòu)成補碼一位除法器,將開關(guān)設(shè)定的補碼形式出現(xiàn)的除數(shù),被除數(shù)存入相應(yīng)寄存器中.能用單脈沖按步演示運算全過程.免費下載

  資源簡介：由寄存器,全加器,移位寄存器,計數(shù)器,觸發(fā)器和門電路構(gòu)成補碼一位除法器,將開關(guān)設(shè)定的補碼形式出現(xiàn)的除數(shù),被除數(shù)存入相應(yīng)寄存器中.能用單脈沖按步演示運算全過程.

  標簽： 寄存器 補碼 全加器 單脈沖

  上傳時間： 2013-12-24

  上傳用戶：bjgaofei

• 基于eda中vhdl語言的一位全加器的設(shè)計免費下載

  資源簡介：基于eda中vhdl語言的一位全加器的設(shè)計，詳細的設(shè)計過程和實驗現(xiàn)象，相互學習

  標簽： vhdl eda 語言 全加器

  上傳時間： 2014-01-15

  上傳用戶：baiom

• 一位全加器免費下載

  資源簡介：一位全加器，VERILOG實現(xiàn)，包括測試文件，測試可用，歡迎下載，共同學習

  標簽： 全加器

  上傳時間： 2013-12-24

  上傳用戶：410805624

• 一位全加器源碼實現(xiàn)了MAX及其一系列器件實現(xiàn)全加的功能免費下載

  資源簡介：一位全加器源碼實現(xiàn)了MAX及其一系列器件實現(xiàn)全加的功能

  標簽： MAX 全加器 源碼 器件

  上傳時間： 2013-12-25

  上傳用戶：xcy122677

• 本程序是在一位全加器的基礎(chǔ)上設(shè)計一個16位的加法器,用Verilog HDL語言描述.免費下載

  資源簡介：本程序是在一位全加器的基礎(chǔ)上設(shè)計一個16位的加法器,用Verilog HDL語言描述.

  標簽： Verilog HDL 程序 全加器

  上傳時間： 2013-12-03

  上傳用戶：moerwang

• 這是一個4位全加器免費下載

  資源簡介：這是一個4位全加器，用一個1位半價做的一位全加，然后做成的四位半加。

  標簽： 全加器

  上傳時間： 2016-04-30

  上傳用戶：上善若水

• [VHDL經(jīng)典設(shè)計26例]--在xilinx芯片上調(diào)試通過--[01--1位全加器][02--2選1多路選擇器][03--8位硬件加法器][04--7段數(shù)碼顯示譯碼器][05--8位串入并出寄存器][免費下載

  資源簡介：[VHDL經(jīng)典設(shè)計26例]--在xilinx芯片上調(diào)試通過--[01--1位全加器][02--2選1多路選擇器][03--8位硬件加法器][04--7段數(shù)碼顯示譯碼器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--內(nèi)部三態(tài)總線][8--含清零和同步時鐘使能的4位加法計數(shù)器][9--數(shù)控分頻器][1...

  標簽： xilinx VHDL 01 02

  上傳時間： 2014-09-06

  上傳用戶：han_zh

• 這是我在ISP編程實驗中獨立編寫的采用結(jié)構(gòu)化描述的四位全加器免費下載

  資源簡介：這是我在ISP編程實驗中獨立編寫的采用結(jié)構(gòu)化描述的四位全加器，通過四次映射一位全加器的方式實現(xiàn)了四位全加器的功能，并附有數(shù)碼顯示模塊，將全加器的運算結(jié)果輸出到數(shù)碼管顯示。

  標簽： ISP 編程實驗 獨立 全加器

  上傳時間： 2017-01-19

  上傳用戶：1583060504

• 本設(shè)計是設(shè)計了一個4位全加器的內(nèi)容免費下載

  資源簡介：本設(shè)計是設(shè)計了一個4位全加器的內(nèi)容，是由4個一位全加器串聯(lián)而成的

  標簽： 全加器

  上傳時間： 2017-08-15

  上傳用戶：水口鴻勝電器

• 用VHDL編寫的8位全加器,數(shù)字分頻器等程序免費下載

  資源簡介：用VHDL編寫的8位全加器,數(shù)字分頻器等程序

  標簽： VHDL 8位 編寫 全加器

  上傳時間： 2013-12-16

  上傳用戶：ztj182002

• 4位全加器原碼免費下載

  資源簡介：4位全加器原碼，包括仿真碼和4位計數(shù)器碼。

  標簽： 全加器

  上傳時間： 2015-09-25

  上傳用戶：a673761058

• 2級流水線實現(xiàn)的8位全加器的VHDL代碼免費下載

  資源簡介：2級流水線實現(xiàn)的8位全加器的VHDL代碼，適用于altera系列的FPGA/CPLD

  標簽： VHDL 流水線 8位 全加器

  上傳時間： 2014-06-15

  上傳用戶：zhanditian

• 四位全加器免費下載

  資源簡介：四位全加器，VHDL語言，max+plusII平臺做的

  標簽： 全加器

  上傳時間： 2016-02-17

  上傳用戶：xz85592677

• 四位全加器語言描述是以文本方式上傳的免費下載

  資源簡介：四位全加器語言描述是以文本方式上傳的，呵呵，希望大家有幫助

  標簽： 全加器 語言 方式

  上傳時間： 2014-01-26

  上傳用戶：siguazgb

• 三位全加器的源代碼免費下載

  資源簡介：三位全加器的源代碼，和測試代碼，用Verilog HDL實現(xiàn)的！

  標簽： 全加器 源代碼

  上傳時間： 2013-12-22

  上傳用戶：erkuizhang

• 用VHDL語言采用串行方法實現(xiàn)用1位全加器實現(xiàn)4位全加器免費下載

  資源簡介：用VHDL語言采用串行方法實現(xiàn)用1位全加器實現(xiàn)4位全加器

  標簽： VHDL 全加器 語言 串行

  上傳時間： 2016-05-27

  上傳用戶：hongmo

• VHDL實現(xiàn)四位全加器免費下載

  資源簡介：VHDL實現(xiàn)四位全加器，適合初學者，源程序下載

  標簽： VHDL 全加器

  上傳時間： 2013-12-30

  上傳用戶：xsnjzljj

• 這是一個利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真圖的 請叫站長聯(lián)系我免費下載

  資源簡介：這是一個利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真圖的 請叫站長聯(lián)系我

  標簽： PULL VHDL MAX 全加器

  上傳時間： 2014-05-31

  上傳用戶：lht618

• 這是一個用multisim編寫的用8421BCD碼表示的兩個一位十進制數(shù)相加的加法器免費下載

  資源簡介：這是一個用multisim編寫的用8421BCD碼表示的兩個一位十進制數(shù)相加的加法器

  標簽： multisim 8421 BCD 編寫

  上傳時間： 2016-09-17

  上傳用戶：kelimu

• 此程序是用VHDL硬件描述語言編寫的,實現(xiàn)四位全加器的功能免費下載

  資源簡介：此程序是用VHDL硬件描述語言編寫的,實現(xiàn)四位全加器的功能

  標簽： VHDL 程序 硬件描述語言 全加器

  上傳時間： 2017-01-07

  上傳用戶：天誠24

• 1位全加器的vhdl設(shè)計 通過兩個半加起實現(xiàn)免費下載

  資源簡介：1位全加器的vhdl設(shè)計 通過兩個半加起實現(xiàn)

  標簽： vhdl 全加器

  上傳時間： 2017-01-12

  上傳用戶：徐孺

• 通過VHDL實現(xiàn)4位全加器免費下載

  資源簡介：通過VHDL實現(xiàn)4位全加器，8位全加器，和8位通用寄存器的設(shè)計

  標簽： VHDL 全加器

  上傳時間： 2014-01-11

  上傳用戶：lanwei

• 用VHDL寫的一個8位全加器的實驗程序,供新手參考免費下載

  資源簡介：用VHDL寫的一個8位全加器的實驗程序,供新手參考

  標簽： VHDL 8位 全加器 實驗

  上傳時間： 2017-03-03

  上傳用戶：lx9076