FPGA里面的分頻器相關(guān)資料
資源簡介：FPGA里面的分頻器相關(guān)資料
上傳時間： 2016-03-29
上傳用戶：Miyuki
資源簡介：基于FPGA的分頻器,可以根據(jù)更改參數(shù),實現(xiàn)不同倍數(shù)的分頻.
上傳時間： 2013-08-15
上傳用戶：llwap
資源簡介：該文檔為基于FPGA的分頻器的設(shè)計與實現(xiàn)簡介文檔，是一份很不錯的參考資料，具有較高參考價值，感興趣的可以下載看看………………
上傳時間： 2021-11-15
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資源簡介：該文檔為一種基于FPGA的分頻器的實現(xiàn)講解文檔，是一份很不錯的參考資料，具有較高參考價值，感興趣的可以下載看看………………
上傳時間： 2021-12-01
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資源簡介：基于FPGA的分頻器設(shè)計,已經(jīng)通過了仿真(VHDL語言編寫)
上傳時間： 2013-12-14
上傳用戶：haoxiyizhong
資源簡介：基于FPGA的分頻器,可以根據(jù)更改參數(shù),實現(xiàn)不同倍數(shù)的分頻.
上傳時間： 2014-11-18
上傳用戶：songnanhua
資源簡介：一個3分頻器?？蛇M一步改裝成實際需要的分頻器使用
上傳時間： 2014-11-28
上傳用戶：ruixue198909
資源簡介：一個簡單的分頻器代碼,可以套用來作其他頻率的分頻
上傳時間： 2014-06-18
上傳用戶：330402686
資源簡介：基于VHDL的分頻器設(shè)計，這是源碼希望對大家有用。
上傳時間： 2014-01-25
上傳用戶：watch100
資源簡介：用vhdl實現(xiàn)的分頻器，可產(chǎn)生任意對主時鐘的分頻，從而是實現(xiàn)不同頻率pwm的控制
上傳時間： 2016-06-01
上傳用戶：6546544
資源簡介：好的分頻器設(shè)計程序，有三個，二分頻，八分頻隨便改，比較實用
上傳時間： 2016-07-15
上傳用戶：songyue1991
資源簡介：該源碼為VHDL語言編寫的分頻器，在W-4b教學平臺上通過驗證
上傳時間： 2016-09-17
上傳用戶：erkuizhang
資源簡介：這是我在ISP編程實驗中獨立編寫的一個采用行為描述方式實現(xiàn)的分頻器，通過兩個并行進程對輸入信號CLK進行8分頻，占空比為1:7
上傳時間： 2017-01-19
上傳用戶：xiaohuanhuan
資源簡介：利用計數(shù)器和分頻器設(shè)計一個實時的時鐘。一共需要1個模24計數(shù)器、2個模6計數(shù)器、2個模10計數(shù)器、一個生成1Hz的分頻器和6個數(shù)碼管解碼器。最終用HEX5~HEX4顯示小時（0~23），用HEX3~HEX2顯示分鐘（0~59），用HEX1~HEX0顯示秒鐘（0~59）。
上傳時間： 2014-12-20
上傳用戶：dbs012280
資源簡介：基于vhdl的分頻器設(shè)計，分頻器在數(shù)字系統(tǒng)設(shè)計中應(yīng)用頻繁
上傳時間： 2017-03-31
上傳用戶：腳趾頭
資源簡介：此為EDA設(shè)計的分頻器模塊?？梢詫崿F(xiàn)三種不同的頻率信號，可以通過使用者自由設(shè)置頻率大小
上傳時間： 2013-12-22
上傳用戶：671145514
資源簡介：VHDL語言的高頻時鐘分頻模塊。一種新的分頻器實現(xiàn)方法。
上傳時間： 2017-07-21
上傳用戶：cylnpy
資源簡介：用verilog實現(xiàn)了奇數(shù)和偶數(shù)不同的分頻器設(shè)計
上傳時間： 2016-07-11
上傳用戶：jhjjh
資源簡介：利用VHDL語言編寫的一個16分頻器，另外可以在程序中修改為任意2N的分頻器
上傳時間： 2014-01-18
上傳用戶：erkuizhang
資源簡介：一個基于CPLD/FPGA的半整數(shù)分頻器的設(shè)計的文檔資料
上傳時間： 2016-07-13
上傳用戶：CHENKAI
資源簡介：用Verilog實現(xiàn)基于FPGA的通用分頻器
上傳時間： 2013-08-30
上傳用戶：xingyuewubian
資源簡介：基于CPLD-FPGA的半整數(shù)分頻器的設(shè)計，用于設(shè)計EDA
上傳時間： 2013-09-03
上傳用戶：pioneer_lvbo
資源簡介：用VerilogHDL實現(xiàn)基于FPGA的通用分頻器的設(shè)計
上傳時間： 2013-10-28
上傳用戶：xiaoxiang
資源簡介：該文檔為FPGA_ASIC-基于CPLD、FPGA的半整數(shù)分頻器的設(shè)計講解文檔，是一份很不錯的參考資料，具有較高參考價值，感興趣的可以下載看看………………
上傳時間： 2022-02-26
上傳用戶：slq1234567890
資源簡介：用VerilogHDL實現(xiàn)基于FPGA的通用分頻器的設(shè)計
上傳時間： 2015-01-02
上傳用戶：oooool
資源簡介：基于CPLD-FPGA的半整數(shù)分頻器的設(shè)計，用于設(shè)計EDA
上傳時間： 2015-04-09
上傳用戶：凌云御清風
資源簡介：用Verilog實現(xiàn)基于FPGA的通用分頻器
上傳時間： 2015-08-20
上傳用戶：songrui
資源簡介：基于FPGA和sopc的用VHDL語言編寫的EDA數(shù)控分頻器
上傳時間： 2014-01-03
上傳用戶：yan2267246
資源簡介：FPGA里面的計數(shù)器相關(guān)資料及程序匯總大全
上傳時間： 2016-03-29
上傳用戶：pkkkkp
資源簡介：分頻器是FPGA設(shè)計中使用頻率非常高的基本單元之一。盡管目前在大部分設(shè)計中還廣泛使用集成鎖相環(huán)(如altera的PLL，Xilinx的DLL)來進行時鐘的分頻、倍頻以及相移設(shè)計，但是，對于時鐘要求不太嚴格的設(shè)計，通過自主設(shè)計進行時鐘分頻的實現(xiàn)方法仍然非常流行。首先...
上傳時間： 2016-06-14
上傳用戶：wpwpwlxwlx
