EDA條件下乘法器的實現。AHDL語言實現輸入顯示乘法等功能
資源簡介:EDA條件下乘法器的實現。AHDL語言實現輸入顯示乘法等功能
上傳時間: 2014-01-01
上傳用戶:woshiayin
資源簡介:GF_2_m_域乘法器的快速設計及FPGA實現,對于rs編翼碼的理解和設計有幫助
上傳時間: 2013-08-16
上傳用戶:tangsiyun
資源簡介:GF_2_m_域乘法器的快速設計及FPGA實現,RS編碼及其譯碼都是在GF_2_m_域中進行的
上傳時間: 2016-09-22
上傳用戶:xsnjzljj
資源簡介:GF_2_m_域乘法器的快速設計及FPGA實現,對于rs編翼碼的理解和設計有幫助
上傳時間: 2013-12-12
上傳用戶:日光微瀾
資源簡介:加法器樹乘法器結合了移位相加乘法器和查找表乘法器的優點。它使用的加法器數目等于操作數位數減 1 ,加法器精度為操作數位數的2倍,需要的與門數等于操作數的平方。 因此 8 位乘法器需要7個15位加法器和64個與門
上傳時間: 2014-01-18
上傳用戶:guanliya
資源簡介:二維碼QR的編碼實現。C語言實現。希望各位一起學習。一起做條碼開發
上傳時間: 2017-07-17
上傳用戶:woshiayin
資源簡介:關于硬件平臺實現乘法器的構架的書,不錯哦。
上傳時間: 2013-12-26
上傳用戶:gxmm
資源簡介:乘法器的實現,兩種方法,調用IPcore及手動編寫,基于ISE軟件下的VHDL語言實現
上傳時間: 2014-01-18
上傳用戶:集美慧
資源簡介:布斯乘法器的VHDL程序,下載後直接解壓縮複製貼上到你的EDATOOL就可以.
上傳時間: 2015-05-20
上傳用戶:zycidjl
資源簡介:用walsh算法實現的符號數乘法器,asic流片時,可以不用公司的付費乘法器的ip core.
上傳時間: 2015-06-22
上傳用戶:liuchee
資源簡介:在一個QQ群的聊天中,朋友說讓我統計下各人發言的次數。并把聊天記錄(就在QQ的信息管理器里把該群的聊天記錄導出為文本文件)發給了我。我的程序實現了輸入某個該群里的QQ號碼,再導入聊天記錄文件,統計出該人發言的總字數。
上傳時間: 2015-06-28
上傳用戶:xhz1993
資源簡介:用c 實現乘法器的功能,我已經用過并調試過了,很好的原代碼
上傳時間: 2014-01-20
上傳用戶:cc1
資源簡介:一個在WINDOWS下的簡單驅動程序的例子。用VC++實現。希望對大家有幫助。
上傳時間: 2016-05-07
上傳用戶:金宜
資源簡介:dos下分別用匯編指令和c語言實現pci設備的訪問。
上傳時間: 2016-09-06
上傳用戶:klin3139
資源簡介:DEMO展示了LINUX下定時器的使用。在LINUX下測試通過。通過信號機制實現定時,準確而不浪費系統資源。
上傳時間: 2016-11-25
上傳用戶:aig85
資源簡介:復乘法器的FPGA實現, 希望對初學者有幫助
上傳時間: 2016-12-09
上傳用戶:Pzj
資源簡介:這兩個分別是8位乘法器的VHDL語言的實現,并經過個人用QUARTUS的驗證,另外一個是奔騰處理器的設計思想
上傳時間: 2016-12-26
上傳用戶:kr770906
資源簡介:新型的浮點乘法器 用csa來實現可以用在浮點乘法器的地方
上傳時間: 2016-12-27
上傳用戶:wff
資源簡介:橢圓曲線加密算法中的乘法器的生成,主要功能是實現在素域上的多項式模P(大素數)乘的運算。
上傳時間: 2014-06-11
上傳用戶:waizhang
資源簡介:基于CPLD/FPGA的十六位乘法器的VHDL實現
上傳時間: 2013-12-16
上傳用戶:qq1604324866
資源簡介:用VerilogHDL的16*16乘法器的設計實現,采用的是移位相乘方法
上傳時間: 2017-08-29
上傳用戶:haoxiyizhong
資源簡介:該文檔為三種高速乘法器的FPGA實現及性能比較簡介資料,講解的還不錯,感興趣的可以下載看看…………………………
上傳時間: 2021-10-18
上傳用戶:
資源簡介:該文檔為基于FPGA的快速陣列乘法器的實現詳解資料,講解的還不錯,感興趣的可以下載看看…………………………
上傳時間: 2021-10-24
上傳用戶:kent
資源簡介:通過四位乘法器的實例詳細介紹了用VHDL語言設計數字系統的流程和方法,通過仿真實現預定目的.
上傳時間: 2016-02-16
上傳用戶:古谷仁美
資源簡介:移位乘法器的輸入為兩個4位操作數a和b,啟動乘法器由stb控制,clk信號提供系統定時。乘法器的結果為8位信號result,乘法結束后置信號done為1. 乘法算法采用原碼移位乘法,即對兩個操作數進行逐位的移位相加,迭代4次后輸出結果。具體算法: 1. 被乘數...
上傳時間: 2014-01-03
上傳用戶:星仔
資源簡介:有實驗結果,用MOSIN6編寫的,是Verilog HDL語言實現的. 練習三 利用條件語句實現計數分頻時序電路 實驗目的: 1. 掌握條件語句在簡單時序模塊設計中的使用; 2. 學習在Verilog模塊中應用計數器; 3. 學習測試模塊的編寫、綜合和不同層次的仿真。 練習四 ...
上傳時間: 2016-11-19
上傳用戶:mhp0114
資源簡介:本書介紹了在Microsoft Windows 98、Microsoft Windows NT 4.0和Windows NT 5.0下程序寫作的方法。這些程序用C語言編寫并使用原始的Windows Application Programming Interface(API)。如在本章稍后所討論的,這不是寫作Windows程序的唯一方法。然而,無論最...
上傳時間: 2014-11-29
上傳用戶:haohaoxuexi
資源簡介:實現對文件讀寫的操作。利用STL實現對有很好的移植性
上傳時間: 2014-12-06
上傳用戶:頂得柱
資源簡介:實現中綴表達式向后綴表達式的轉換。要求: 鍵盤輸入一個表達式,并以字符#表示結束; 輸出為后綴表達式形式。
上傳時間: 2015-02-04
上傳用戶:縹緲
資源簡介:四位乘法器的VHDL源程序
上傳時間: 2013-12-04
上傳用戶:kristycreasy