相 關 資 源

• 一位全減器的ＶＨＤＬ的設計報告免費下載

  資源簡介：一位全減器的ＶＨＤＬ的設計報告，里面包含完整的程序

  標簽： 減 報告

  上傳時間： 2015-07-23

  上傳用戶：黃華強

• 用1位半減器構成一位全減器免費下載

  資源簡介：用1位半減器構成一位全減器，之后再構成8位全減器。有三個組件：h_suber，一位半減器，f_suber，一位全減器，f_suber8，8位全減器。

  標簽： 半減器 減

  上傳時間： 2016-06-30

  上傳用戶：mpquest

• 該程序實現的N位全減器免費下載

  資源簡介：該程序實現的N位全減器，首先實現一位的減法器，之后實現N位全減器。

  標簽： 程序 減

  上傳時間： 2015-04-18

  上傳用戶：moerwang

• 用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設計中。免費下載

  資源簡介：用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設計中。

  標簽： Verilog HDL 全加器 語言

  上傳時間： 2015-05-02

  上傳用戶：zukfu

• 基于eda中vhdl語言的一位全加器的設計免費下載

  資源簡介：基于eda中vhdl語言的一位全加器的設計，詳細的設計過程和實驗現象，相互學習

  標簽： vhdl eda 語言 全加器

  上傳時間： 2014-01-15

  上傳用戶：baiom

• 一位全加器源碼實現了MAX及其一系列器件實現全加的功能免費下載

  資源簡介：一位全加器源碼實現了MAX及其一系列器件實現全加的功能

  標簽： MAX 全加器 源碼 器件

  上傳時間： 2013-12-25

  上傳用戶：xcy122677

• 本程序是在一位全加器的基礎上設計一個16位的加法器,用Verilog HDL語言描述.免費下載

  資源簡介：本程序是在一位全加器的基礎上設計一個16位的加法器,用Verilog HDL語言描述.

  標簽： Verilog HDL 程序 全加器

  上傳時間： 2013-12-03

  上傳用戶：moerwang

• fulladder.vhd 一位全加器 adder.vhd 四位全加器 multi4.vhd 四位并行乘法器免費下載

  資源簡介：fulladder.vhd 一位全加器 adder.vhd 四位全加器 multi4.vhd 四位并行乘法器

  標簽： vhd fulladder adder multi

  上傳時間： 2015-09-03

  上傳用戶：上善若水

• 一位全加器免費下載

  資源簡介：一位全加器，VERILOG實現，包括測試文件，測試可用，歡迎下載，共同學習

  標簽： 全加器

  上傳時間： 2013-12-24

  上傳用戶：410805624

• 這是我在ISP編程實驗中獨立編寫的采用結構化描述的四位全加器免費下載

  資源簡介：這是我在ISP編程實驗中獨立編寫的采用結構化描述的四位全加器，通過四次映射一位全加器的方式實現了四位全加器的功能，并附有數碼顯示模塊，將全加器的運算結果輸出到數碼管顯示。

  標簽： ISP 編程實驗 獨立 全加器

  上傳時間： 2017-01-19

  上傳用戶：1583060504

• 本設計是設計了一個4位全加器的內容免費下載

  資源簡介：本設計是設計了一個4位全加器的內容，是由4個一位全加器串聯(lián)而成的

  標簽： 全加器

  上傳時間： 2017-08-15

  上傳用戶：水口鴻勝電器

• 這是一個4位全加器免費下載

  資源簡介：這是一個4位全加器，用一個1位半價做的一位全加，然后做成的四位半加。

  標簽： 全加器

  上傳時間： 2016-04-30

  上傳用戶：上善若水

• 由寄存器,全加器,移位寄存器,計數器,觸發(fā)器和門電路構成補碼一位除法器,將開關設定的補碼形式出現的除數,被除數存入相應寄存器中.能用單脈沖按步演示運算全過程.免費下載

  資源簡介：由寄存器,全加器,移位寄存器,計數器,觸發(fā)器和門電路構成補碼一位除法器,將開關設定的補碼形式出現的除數,被除數存入相應寄存器中.能用單脈沖按步演示運算全過程.

  標簽： 寄存器 補碼 全加器 單脈沖

  上傳時間： 2013-12-24

  上傳用戶：bjgaofei

• 該程序實現的是n位全加器免費下載

  資源簡介：該程序實現的是n位全加器，首先用與非門實現一位全家器，最后實現n位的全加器。

  標簽： 程序 全加器

  上傳時間： 2015-04-18

  上傳用戶：fandeshun

• 用VHDL編寫的8位全加器,數字分頻器等程序免費下載

  資源簡介：用VHDL編寫的8位全加器,數字分頻器等程序

  標簽： VHDL 8位 編寫 全加器

  上傳時間： 2013-12-16

  上傳用戶：ztj182002

• 2級流水線實現的8位全加器的VHDL代碼免費下載

  資源簡介：2級流水線實現的8位全加器的VHDL代碼，適用于altera系列的FPGA/CPLD

  標簽： VHDL 流水線 8位 全加器

  上傳時間： 2014-06-15

  上傳用戶：zhanditian

• 四位全加器語言描述是以文本方式上傳的免費下載

  資源簡介：四位全加器語言描述是以文本方式上傳的，呵呵，希望大家有幫助

  標簽： 全加器 語言 方式

  上傳時間： 2014-01-26

  上傳用戶：siguazgb

• 三位全加器的源代碼免費下載

  資源簡介：三位全加器的源代碼，和測試代碼，用Verilog HDL實現的！

  標簽： 全加器 源代碼

  上傳時間： 2013-12-22

  上傳用戶：erkuizhang

• 這是一個利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真圖的 請叫站長聯(lián)系我免費下載

  資源簡介：這是一個利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真圖的 請叫站長聯(lián)系我

  標簽： PULL VHDL MAX 全加器

  上傳時間： 2014-05-31

  上傳用戶：lht618

• 此程序是用VHDL硬件描述語言編寫的,實現四位全加器的功能免費下載

  資源簡介：此程序是用VHDL硬件描述語言編寫的,實現四位全加器的功能

  標簽： VHDL 程序 硬件描述語言 全加器

  上傳時間： 2017-01-07

  上傳用戶：天誠24

• 1位全加器的vhdl設計 通過兩個半加起實現免費下載

  資源簡介：1位全加器的vhdl設計 通過兩個半加起實現

  標簽： vhdl 全加器

  上傳時間： 2017-01-12

  上傳用戶：徐孺

• 用VHDL寫的一個8位全加器的實驗程序,供新手參考免費下載

  資源簡介：用VHDL寫的一個8位全加器的實驗程序,供新手參考

  標簽： VHDL 8位 全加器 實驗

  上傳時間： 2017-03-03

  上傳用戶：lx9076

• 8位全加器的VHDL描述免費下載

  資源簡介：8位全加器的VHDL描述，可用MAX+plusⅡ運行測試

  標簽： VHDL 8位 全加器

  上傳時間： 2014-01-16

  上傳用戶：erkuizhang

• 8位全加器的VHDL語言描述免費下載

  資源簡介：8位全加器的VHDL語言描述，有需要的頂一下。

  標簽： VHDL 8位 全加器 語言

  上傳時間： 2017-05-30

  上傳用戶：aysyzxzm

• 1位全加器 可以進行1位的二進制碼的加法 想進行改進 改為4位或8位的全加器代碼免費下載

  資源簡介：1位全加器 可以進行1位的二進制碼的加法 想進行改進 改為4位或8位的全加器代碼

  標簽： 全加器 二進制碼 8位 代碼

  上傳時間： 2017-06-21

  上傳用戶：希醬大魔王

• 4 級流水方式的8 位全加器。。。。。。免費下載

  資源簡介：4 級流水方式的8 位全加器。。。。。。

  標簽： 方式 全加器

  上傳時間： 2017-07-20

  上傳用戶：362279997

• 12位ad轉換器與單片機的接口電路設計免費下載

  資源簡介：12位ad轉換器與單片機的接口電路設計

  標簽： 轉換器 單片機 接口 電路設計

  上傳時間： 2013-10-14

  上傳用戶：xiaowei314

• 這是一位有多年工作經驗的軟件工程師的智慧的結晶免費下載

  資源簡介：這是一位有多年工作經驗的軟件工程師的智慧的結晶，你看後，必需要受益終身!

  標簽： 工程

  上傳時間： 2015-06-05

  上傳用戶：hj_18

• 一位十年經驗美國工程師的工程代碼免費下載

  資源簡介：一位十年經驗美國工程師的工程代碼，關于pic16f877!看了收獲不少！

  標簽： 經驗 工程師 工程 代碼

  上傳時間： 2013-12-18

  上傳用戶：cc1015285075

• 一位博士成長為編程高手的切身體會免費下載

  資源簡介：一位博士成長為編程高手的切身體會，相信有志作程序員的你一定會從中獲益。

  標簽： 編程 高手

  上傳時間： 2014-01-17

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