用于數(shù)字系統(tǒng)設(shè)計(jì),求與非門組合簡(jiǎn)化的立方體方法,就質(zhì)立方體的一個(gè)程序
資源簡(jiǎn)介：用于數(shù)字系統(tǒng)設(shè)計(jì),求與非門組合簡(jiǎn)化的立方體方法,就質(zhì)立方體的一個(gè)程序
上傳時(shí)間： 2015-10-20
上傳用戶：tianyi223
資源簡(jiǎn)介：求質(zhì)立方體的廣義星軹發(fā),用于數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化
上傳時(shí)間： 2015-10-20
上傳用戶：李彥東
資源簡(jiǎn)介：迭代星織求質(zhì)立方體,用于數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化
上傳時(shí)間： 2013-12-24
上傳用戶：yph853211
資源簡(jiǎn)介：該文檔為FPGA OFDM系統(tǒng)設(shè)計(jì)方案與實(shí)現(xiàn)總結(jié)文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………?
上傳時(shí)間： 2022-03-21
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資源簡(jiǎn)介：求數(shù)字系統(tǒng)設(shè)計(jì)的與非門簡(jiǎn)化的立方體運(yùn)算的質(zhì)立方體的選拔法程序
上傳時(shí)間： 2013-12-10
上傳用戶：lanjisu111
資源簡(jiǎn)介：數(shù)字系統(tǒng)設(shè)計(jì)與VerilogHDL
上傳時(shí)間： 2013-04-15
上傳用戶：eeworm
資源簡(jiǎn)介：專輯類-數(shù)字處理及顯示技術(shù)專輯-106冊(cè)-9138M 數(shù)字系統(tǒng)設(shè)計(jì)與VerilogHDL-319頁(yè)-9.3M.pdf
上傳時(shí)間： 2013-07-23
上傳用戶：淺言微笑
資源簡(jiǎn)介：?實(shí)用數(shù)字系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)，數(shù)碼管的設(shè)計(jì)
上傳時(shí)間： 2013-10-22
上傳用戶：kongrong
資源簡(jiǎn)介：VHDL數(shù)字系統(tǒng)設(shè)計(jì)與高層次綜合.pdf
上傳時(shí)間： 2015-10-06
上傳用戶：cjl42111
資源簡(jiǎn)介：用VHDL語(yǔ)言設(shè)計(jì)的二輸入與非門電路,結(jié)構(gòu)簡(jiǎn)單,使用,希望能有所幫助,謝謝批評(píng)指導(dǎo)!
上傳時(shí)間： 2016-06-22
上傳用戶：miaochun888
資源簡(jiǎn)介：這是用VHDL語(yǔ)言設(shè)計(jì)的四輸入與非門電路,很簡(jiǎn)單,也很實(shí)用,希望對(duì)大家能有幫助,謝謝批評(píng)指導(dǎo).
上傳時(shí)間： 2016-06-22
上傳用戶：xhz1993
資源簡(jiǎn)介：《數(shù)字系統(tǒng)設(shè)計(jì)與VerilogHDL》 闡述數(shù)字系統(tǒng)設(shè)計(jì)方法，重點(diǎn)對(duì)用vhdl設(shè)計(jì)開發(fā)常用的數(shù)字電路和數(shù)字系統(tǒng)進(jìn)行具體闡述，配合大量設(shè)計(jì)實(shí)例。
上傳時(shí)間： 2013-12-28
上傳用戶：zhaoq123
資源簡(jiǎn)介：數(shù)字系統(tǒng)設(shè)計(jì)與verilog實(shí)現(xiàn)，是一本pdf格式的電子書
上傳時(shí)間： 2013-12-17
上傳用戶：84425894
資源簡(jiǎn)介：OVL——基于斷言的verilog驗(yàn)證 Verilog數(shù)字系統(tǒng)設(shè)計(jì):RTL綜合、測(cè)試平臺(tái)與驗(yàn)證
上傳時(shí)間： 2014-01-07
上傳用戶：familiarsmile
資源簡(jiǎn)介：東南大學(xué)學(xué)生數(shù)字系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)：用VHDL語(yǔ)言編寫Printer與CPU互連的接口程序
上傳時(shí)間： 2013-12-22
上傳用戶：3到15
資源簡(jiǎn)介：數(shù)字處理及顯示技術(shù)專輯 106冊(cè) 913M數(shù)字系統(tǒng)設(shè)計(jì)與VerilogHDL 319頁(yè) 9.3M.pdf
上傳時(shí)間： 2014-05-05
上傳用戶：時(shí)代將軍
資源簡(jiǎn)介：CPLD/FPGA是目前誚用最為廣泛的兩種可編程專用集成電路（ASIC），特別適合于產(chǎn)品的樣品開發(fā)與小批量生產(chǎn)。本書從現(xiàn)代電子系統(tǒng)設(shè)計(jì)的角度出發(fā)，以全球著名的可編程邏輯器件供應(yīng)商Xilinx公司的產(chǎn)品為背景，系統(tǒng)全面地介紹該公司的CPLD/FPGA產(chǎn)品的結(jié)構(gòu)原理、性能...
上傳時(shí)間： 2013-09-06
上傳用戶：Maple
資源簡(jiǎn)介：VHDL語(yǔ)言100例詳解。詳細(xì)講解了用VHDL語(yǔ)言進(jìn)行數(shù)字電路和數(shù)字系統(tǒng)設(shè)計(jì)的知識(shí)。用100個(gè)實(shí)例，不僅進(jìn)行基礎(chǔ)的門電路設(shè)計(jì)，而且還有較為復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)。這些實(shí)例可以直接被調(diào)用。
上傳時(shí)間： 2014-01-07
上傳用戶：lhw888
資源簡(jiǎn)介：數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)教程 本書將數(shù)字系統(tǒng)作為一個(gè)整體的系統(tǒng)，并按層次結(jié)構(gòu)對(duì)數(shù)字系統(tǒng)進(jìn)行劃分和論述。論題涉及了數(shù)字系統(tǒng)技術(shù)的各個(gè)方面，如：數(shù)制、編碼、布爾代數(shù)、邏輯門、組合邏輯設(shè)計(jì)、時(shí)序電路、VHDL基本概念、VLSI設(shè)計(jì)基本概念、CMOS邏輯電路和硅芯片、...
上傳時(shí)間： 2013-12-26
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資源簡(jiǎn)介：數(shù)字系統(tǒng)設(shè)計(jì),數(shù)字系統(tǒng)設(shè)計(jì),數(shù)字系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2018-03-08
上傳用戶：wm20359515
資源簡(jiǎn)介：本教程的目的是為了幫助大家進(jìn)行實(shí)戰(zhàn)演練，熟悉軟硬件的相關(guān)知識(shí)，而不是為了講解 Verilog HDL語(yǔ)言。所以在學(xué)習(xí)本教程之前，大家應(yīng)先學(xué)習(xí)Verilog HDL的基本語(yǔ)法知識(shí)和編程思想，我也寫過一個(gè)關(guān)于Verilog HDL學(xué)習(xí)建議的文章，大家可以看一下：http://www.5ifpg...
上傳時(shí)間： 2022-07-18
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資源簡(jiǎn)介：數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)教程 PDF版
上傳時(shí)間： 2013-05-17
上傳用戶：eeworm
資源簡(jiǎn)介：專輯類-課件教程類專輯-64個(gè)-3.44G 數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)教程-242頁(yè)-37.6M-PDF版.zip
上傳時(shí)間： 2013-06-02
上傳用戶：dhb717
資源簡(jiǎn)介：verilog數(shù)字系統(tǒng)設(shè)計(jì)-夏宇聞教材.rar
上傳時(shí)間： 2013-08-04
上傳用戶：yanqie
資源簡(jiǎn)介：《現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)》侯伯亨 徐君國(guó) 劉高平 西安電子科技大學(xué)出版社 2004 了解用自動(dòng)設(shè)計(jì)工具設(shè)計(jì)電子線路的基本方法和設(shè)計(jì)自動(dòng)化工具的基本理論和技術(shù)。 掌握硬件描述語(yǔ)言VHDL，能利用EDA工具設(shè)計(jì)數(shù)字系統(tǒng)。
上傳時(shí)間： 2013-04-24
上傳用戶：bruce5996
資源簡(jiǎn)介：夏宇聞教授的數(shù)字系統(tǒng)設(shè)計(jì)教程Verilog HDL
上傳時(shí)間： 2013-07-20
上傳用戶：FFAN
資源簡(jiǎn)介：本設(shè)計(jì)的基本要求是以復(fù)雜可編程邏輯器件CPLD為基礎(chǔ)，通過在EDA系統(tǒng)軟件ispDesignExpert System 環(huán)境下進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)，熟練掌握該環(huán)境下的功能仿真，時(shí)間仿真，管腳鎖定和芯片下載。 本系統(tǒng)基本上比較全面的模擬了計(jì)數(shù)式數(shù)字頻率計(jì)，廣泛應(yīng)用于工業(yè)、民用...
上傳時(shí)間： 2013-09-05
上傳用戶：文993
資源簡(jiǎn)介：高速數(shù)字系統(tǒng)設(shè)計(jì)下載pdf:High-Speed Digital SystemDesign—A Handbook ofInterconnect Theory and DesignPracticesStephen H. HallGarrett W. HallJames A. McCallA Wiley-Interscience Publication JOHN WILEY & SONS, INC.New York ? Chichester ? Wein...
上傳時(shí)間： 2013-10-26
上傳用戶：縹緲
資源簡(jiǎn)介： 本資料是關(guān)于基于Quartus II FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例（VHDL源代碼文件），需要的可以自己下載。
上傳時(shí)間： 2013-10-13
上傳用戶：caiiicc
資源簡(jiǎn)介：Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程(第二版) 夏宇聞
上傳時(shí)間： 2014-12-28
上傳用戶：牛布牛
