浮點(diǎn)型的乘法器,采用VHDL語(yǔ)言描述浮點(diǎn)型的乘法器,文中包含測(cè)試文件
資源簡(jiǎn)介：浮點(diǎn)型的乘法器,采用VHDL語(yǔ)言描述浮點(diǎn)型的乘法器,文中包含測(cè)試文件
上傳時(shí)間： 2013-12-16
上傳用戶：asdfasdfd
資源簡(jiǎn)介：無(wú)符號(hào)類型的除法器,有VHDL語(yǔ)言描述了無(wú)符號(hào)的除法器,包括測(cè)試文件
上傳時(shí)間： 2016-04-11
上傳用戶：qq1604324866
資源簡(jiǎn)介：8051的IP,采用VHDL語(yǔ)言描述,支持intel的HEX格式,包括中斷,定時(shí)器等.
上傳時(shí)間： 2016-12-23
上傳用戶：1079836864
資源簡(jiǎn)介：采用VHDL語(yǔ)言設(shè)計(jì)一個(gè)4通道的數(shù)據(jù)采集控制模塊。系統(tǒng)的功能描述如下： 1.系統(tǒng)主時(shí)鐘為100 MHz。 2.數(shù)據(jù)為16位-數(shù)據(jù)線上連續(xù)2次00FF后數(shù)據(jù)傳輸開(kāi)始。 3.系統(tǒng)內(nèi)部總線寬度為8位。 4.共有4個(gè)通道（ch1、ch2、ch3、ch4），每個(gè)通道配備100 Bytes的RAM，當(dāng)存滿...
上傳時(shí)間： 2013-12-25
上傳用戶：zycidjl
資源簡(jiǎn)介：采用VHDL語(yǔ)言設(shè)計(jì)一個(gè)4通道的數(shù)據(jù)采集控制模塊.
上傳時(shí)間： 2022-04-25
上傳用戶：
資源簡(jiǎn)介：摘要 探討了IP 核的驗(yàn)證與測(cè)試的方法及其和 VHDL語(yǔ)言在 IC 設(shè)計(jì)中的應(yīng)用 并給出了其在RISC8 框架 CPU 核中的下載實(shí)例．
上傳時(shí)間： 2014-07-11
上傳用戶：lunshaomo
資源簡(jiǎn)介：顯示LCD,采用VHDL語(yǔ)言編寫(xiě)，基于1602的顯示模塊
上傳時(shí)間： 2014-01-10
上傳用戶：gtf1207
資源簡(jiǎn)介：FM收音機(jī)的解碼及控制器VHDL語(yǔ)言實(shí)現(xiàn)，Xilinx提供的．別謝我．
上傳時(shí)間： 2015-07-17
上傳用戶：CHENKAI
資源簡(jiǎn)介：UART的rs232通信接口VHDL語(yǔ)言，里面有詳細(xì)的介紹
上傳時(shí)間： 2014-01-15
上傳用戶：lyy1234
資源簡(jiǎn)介：關(guān)于LCD的編程程序 采用C語(yǔ)言編寫(xiě)，用于LCD的測(cè)試
上傳時(shí)間： 2013-12-25
上傳用戶：zwei41
資源簡(jiǎn)介：8位全加器的VHDL語(yǔ)言描述，有需要的頂一下。
上傳時(shí)間： 2017-05-30
上傳用戶：aysyzxzm
資源簡(jiǎn)介：使用VHDL語(yǔ)言描述的單精度浮點(diǎn)處理器。源代碼來(lái)自國(guó)外網(wǎng)站。可實(shí)現(xiàn)單精度浮點(diǎn)數(shù)的加減乘運(yùn)算。
上傳時(shí)間： 2016-05-04
上傳用戶：xg262122
資源簡(jiǎn)介：一種用VHDL語(yǔ)言描述的浮點(diǎn)乘前規(guī)格化的源代碼編程
上傳時(shí)間： 2014-01-20
上傳用戶：jennyzai
資源簡(jiǎn)介：12乘12的乘法器 采用adhl語(yǔ)言編寫(xiě)
上傳時(shí)間： 2014-01-11
上傳用戶：silenthink
資源簡(jiǎn)介：乘法器的VHDL語(yǔ)言描述.本人調(diào)試已經(jīng)通過(guò)
上傳時(shí)間： 2013-12-17
上傳用戶：skhlm
資源簡(jiǎn)介：一種用VHDL語(yǔ)言描述的浮點(diǎn)前規(guī)格化的源代碼編程
上傳時(shí)間： 2013-12-28
上傳用戶：lijianyu172
資源簡(jiǎn)介：一種用VHDL語(yǔ)言描述的浮點(diǎn)除前規(guī)格化的源代碼編程
上傳時(shí)間： 2014-01-16
上傳用戶：cmc_68289287
資源簡(jiǎn)介：一種用VHDL語(yǔ)言描述的浮點(diǎn)平方根前規(guī)格化的源代碼編程
上傳時(shí)間： 2014-01-22
上傳用戶：hzy5825468
資源簡(jiǎn)介：VHDL語(yǔ)言的100個(gè)例子 VHDL語(yǔ)言100例 第1例 帶控制端口的加法器 第2例 無(wú)控制端口的加法器 第3例 乘法器 第4例 比較器 第5例 二路選擇器 第6例 寄存器 第7例 移位寄存器 第8例 綜合單元庫(kù) 第9例 七值邏輯與基本數(shù)據(jù)類型 第10例 函數(shù)
上傳時(shí)間： 2013-12-13
上傳用戶：古谷仁美
資源簡(jiǎn)介：用VHDL語(yǔ)言描述的幾個(gè)乘法器實(shí)例，如串行陣列乘法器等
上傳時(shí)間： 2017-07-21
上傳用戶：kiklkook
資源簡(jiǎn)介：采用VHDL語(yǔ)言實(shí)現(xiàn)正弦波形的生成。主要使用的dds技術(shù)。
上傳時(shí)間： 2013-08-09
上傳用戶：aeiouetla
資源簡(jiǎn)介：數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語(yǔ)言描述，集成在一個(gè)模塊中，提供VHDL源程序供大家學(xué)習(xí)和討論。\r\n
上傳時(shí)間： 2013-09-04
上傳用戶：a471778
資源簡(jiǎn)介：cpld的入門交流：CPLD的跑馬燈一個(gè)簡(jiǎn)易型cpld試驗(yàn)電路用VHDL語(yǔ)言遍的
上傳時(shí)間： 2013-09-06
上傳用戶：blacklee
資源簡(jiǎn)介：cpld的入門交流：CPLD的跑馬燈一個(gè)簡(jiǎn)易型cpld試驗(yàn)電路用VHDL語(yǔ)言遍的
上傳時(shí)間： 2013-12-18
上傳用戶：gengxiaochao
資源簡(jiǎn)介：數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語(yǔ)言描述，集成在一個(gè)模塊中，提供VHDL源程序供大家學(xué)習(xí)和討論。
上傳時(shí)間： 2014-08-31
上傳用戶：yan2267246
資源簡(jiǎn)介：采用VHDL語(yǔ)言編寫(xiě)的16x2液晶顯示模塊的驅(qū)動(dòng)程序。在quartus中編譯完成，可直接運(yùn)行
上傳時(shí)間： 2015-12-22
上傳用戶：hopy
資源簡(jiǎn)介：采用VHDL語(yǔ)言編寫(xiě)的自動(dòng)售貨機(jī)程序。如有需要的可以下載參考
上傳時(shí)間： 2016-03-08
上傳用戶：gundan
資源簡(jiǎn)介：Quartus2實(shí)現(xiàn)的四位進(jìn)制并行加法器 用VHDL語(yǔ)言實(shí)現(xiàn)
上傳時(shí)間： 2016-05-30
上傳用戶：yzhl1988
資源簡(jiǎn)介：此程序采用VHDL語(yǔ)言，完成在16位十六進(jìn)制加法器的基礎(chǔ)上將輸出進(jìn)行BCD碼轉(zhuǎn)換，實(shí)現(xiàn)輸出是BCD碼的16位二進(jìn)制加法器
上傳時(shí)間： 2016-06-18
上傳用戶：小鵬
資源簡(jiǎn)介：此程序采用VHDL語(yǔ)言，完成在32位十六進(jìn)制加法器的基礎(chǔ)上將輸出進(jìn)行BCD碼轉(zhuǎn)換，實(shí)現(xiàn)輸出是BCD碼的32位二進(jìn)制加法器
上傳時(shí)間： 2016-06-18
上傳用戶：songnanhua
