100多例Verilog HDL 經(jīng)典編程,很適合Verilog初學(xué)者,我把它轉(zhuǎn)換成pdf格式。
資源簡介:100多例Verilog HDL 經(jīng)典編程,很適合Verilog初學(xué)者,我把它轉(zhuǎn)換成pdf格式。
上傳時間: 2014-09-02
上傳用戶:gxf2016
資源簡介:C語言經(jīng)典程序100多例
上傳時間: 2013-12-19
上傳用戶:zsjinju
資源簡介:Verilog HDL經(jīng)典例程,全部調(diào)試通過
上傳時間: 2017-09-10
上傳用戶:frank1234
資源簡介:Verilog HDL教程135例:Verilog HDL語言類似于C語言,便于學(xué)習(xí)。本文檔帶有源代碼,3-6章
上傳時間: 2013-12-12
上傳用戶:rocketrevenge
資源簡介:Verilog HDL教程135例:Verilog HDL語言類似于C語言,便于學(xué)習(xí)。本文檔帶有源代碼,7-8章
上傳時間: 2013-12-09
上傳用戶:cuiyashuo
資源簡介:Verilog HDL教程135例:Verilog HDL語言類似于C語言,便于學(xué)習(xí)。本文檔帶有源代碼,9-10章
上傳時間: 2013-12-26
上傳用戶:qb1993225
資源簡介:Verilog HDL教程135例:Verilog HDL語言類似于C語言,便于學(xué)習(xí)。本文檔帶有源代碼,11-12章
上傳時間: 2015-03-24
上傳用戶:zhaoq123
資源簡介:《Verilog HDL 語言編程》 異步FIFO設(shè)計(基于Verilog)
上傳時間: 2016-08-30
上傳用戶:561596
資源簡介:<Verilog HDL 語言編程》 RS(204,188)譯碼器的設(shè)計
上傳時間: 2013-11-30
上傳用戶:lizhen9880
資源簡介:《Verilog HDL語言編程》 常有加法器(基于Verilog)
上傳時間: 2013-12-18
上傳用戶:cjf0304
資源簡介:精通Verilog HDL語言編程源碼之1--常用加法器設(shè)計
上傳時間: 2014-12-03
上傳用戶:hopy
資源簡介:精通Verilog HDL語言編程源碼之2--常用乘法器設(shè)計
上傳時間: 2014-11-28
上傳用戶:趙云興
資源簡介:精通Verilog HDL語言編程源碼之3--伽羅華域乘法器設(shè)計
上傳時間: 2013-12-18
上傳用戶:youke111
資源簡介:精通Verilog HDL語言編程源碼之4--常用除法器設(shè)計
上傳時間: 2013-12-24
上傳用戶:hanli8870
資源簡介:精通Verilog HDL語言編程源碼之5--CIC積分梳狀濾波器設(shè)計
上傳時間: 2016-11-22
上傳用戶:520
資源簡介:精通Verilog HDL語言編程源碼之6--CORDIC數(shù)字計算機(jī)的設(shè)計
上傳時間: 2016-11-22
上傳用戶:稀世之寶039
資源簡介:精通Verilog HDL語言編程源碼之7——偽隨機(jī)序列應(yīng)用設(shè)計
上傳時間: 2016-11-22
上傳用戶:sz_hjbf
資源簡介:精通Verilog HDL語言編程源碼之8——異步FIFO設(shè)計
上傳時間: 2013-12-16
上傳用戶:龍飛艇
資源簡介:精通Verilog HDL語言編程源碼9——RS(204,188)譯碼器的設(shè)計
上傳時間: 2013-12-20
上傳用戶:獨(dú)孤求源
資源簡介:精通Verilog HDL語言編程的一個不錯的cpu 代碼
上傳時間: 2013-12-02
上傳用戶:拔絲土豆
資源簡介:Verilog HDL經(jīng)典教程,介紹Verilog的語法結(jié)構(gòu),用Verilog進(jìn)行數(shù)字系統(tǒng)設(shè)計的流程及經(jīng)典案例。
上傳時間: 2018-10-13
上傳用戶:leeh
資源簡介:這是初學(xué)者的寶典,以以往的編程白例是不同的,有較大的區(qū)別,里面有100多個編程實(shí)例
上傳時間: 2015-03-27
上傳用戶:宋桃子
資源簡介:C語言經(jīng)典編程100例,有助于你很好的學(xué)習(xí)C語言
上傳時間: 2013-11-26
上傳用戶:chenxichenyue
資源簡介:100多個android經(jīng)典源代碼,包括了android所有控件和基本功能的例程。非常實(shí)用,是你android開發(fā)的好幫手。
上傳時間: 2022-07-27
上傳用戶:fliang
資源簡介:用Verilog HDL編寫的一些例程,包括加法器/減法器等等,例子較多就不一一列舉了
上傳時間: 2013-12-20
上傳用戶:fhzm5658
資源簡介:本文利用Verilog HDL 語言自頂向下的設(shè)計方法設(shè)計多功能數(shù)字鐘,突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn),并通過Altera QuartusⅡ 4.1 和ModelSim
上傳時間: 2013-07-21
上傳用戶:ve3344
資源簡介:基于FPGA的多功能數(shù)字鐘的設(shè)計與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼,其功能主要有:時間設(shè)置,時間顯示,跑表,分頻,日期設(shè)置,日期顯示等
上傳時間: 2013-08-18
上傳用戶:問題問題
資源簡介:本文利用Verilog HDL 語言自頂向下的設(shè)計方法設(shè)計多功能數(shù)字鐘,突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn),并通過Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過下載到FPGA 芯片后,可應(yīng)用于實(shí)際的數(shù)字鐘顯示中...
上傳時間: 2013-11-10
上傳用戶:hz07104032
資源簡介:Verilog實(shí)例 100 多個
上傳時間: 2013-12-18
上傳用戶:6546544
資源簡介:VB編程150例(一些很經(jīng)典的貍例子)
上傳時間: 2014-08-22
上傳用戶:zhangzhenyu