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• 乘法器 verilog CPLD EPM1270 源代碼免費(fèi)下載

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• 除法器實(shí)驗(yàn) verilog CPLD EPM1270 源代碼免費(fèi)下載

  資源簡(jiǎn)介：除法器實(shí)驗(yàn) verilog CPLD EPM1270 源代碼

  標(biāo)簽： verilog CPLD 1270 EPM

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• 8位優(yōu)先編碼器 verilog CPLD EPM1270 源代碼免費(fèi)下載

  資源簡(jiǎn)介：8位優(yōu)先編碼器 verilog CPLD EPM1270 源代碼

  標(biāo)簽： verilog 1270 CPLD EPM

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• 多路選擇器 verilog CPLD EPM1270 源代碼免費(fèi)下載

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• 模擬交通燈 verilog CPLD EPM1270 源代碼免費(fèi)下載

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• 串口通訊 verilog CPLD EPM1270 源代碼免費(fèi)下載

  資源簡(jiǎn)介：串口通訊 verilog CPLD EPM1270 源代碼

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• ８＊８的乘法器verilog源代碼,經(jīng)過(guò)編譯仿真的免費(fèi)下載

  資源簡(jiǎn)介：８＊８的乘法器verilog源代碼,經(jīng)過(guò)編譯仿真的，絕對(duì)真確，對(duì)初學(xué)者很有幫助

  標(biāo)簽： verilog 乘法器 源代碼 仿真

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• 嵌入式系統(tǒng)的乘法器試驗(yàn)報(bào)告 包括源代碼 用VHDl語(yǔ)言編寫(xiě)免費(fèi)下載

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  標(biāo)簽： VHDl 嵌入式系統(tǒng) 乘法器 報(bào)告

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• 上傳文件為：常用乘法器verilog設(shè)計(jì).rar免費(fèi)下載

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  標(biāo)簽： verilog 乘法器

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• 伽羅華域GF（q）乘法器verilog設(shè)計(jì).rar免費(fèi)下載

  資源簡(jiǎn)介：伽羅華域GF（q）乘法器verilog設(shè)計(jì).rar

  標(biāo)簽： verilog 乘法器

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• 這是我最近買(mǎi)的一套CPLD開(kāi)發(fā)板VHDL源程序并附上開(kāi)發(fā)板的原理圖,希望對(duì)你是一個(gè)很好的幫助!其中內(nèi)容為:8位優(yōu)先編碼器,乘法器,多路選擇器,二進(jìn)制轉(zhuǎn)BCD碼,加法器,減法器,簡(jiǎn)單狀態(tài)機(jī),四位比較器,免費(fèi)下載

  資源簡(jiǎn)介：這是我最近買(mǎi)的一套CPLD開(kāi)發(fā)板VHDL源程序并附上開(kāi)發(fā)板的原理圖,希望對(duì)你是一個(gè)很好的幫助!其中內(nèi)容為:8位優(yōu)先編碼器,乘法器,多路選擇器,二進(jìn)制轉(zhuǎn)BCD碼,加法器,減法器,簡(jiǎn)單狀態(tài)機(jī),四位比較器,7段數(shù)碼管,i2c總線,lcd液晶顯示,撥碼開(kāi)關(guān),串口,蜂鳴器,矩陣鍵盤(pán),跑...

  標(biāo)簽： CPLD VHDL BCD 開(kāi)發(fā)板

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• verilog實(shí)現(xiàn)16*16位乘法器免費(fèi)下載

  資源簡(jiǎn)介：verilog實(shí)現(xiàn)16*16位乘法器，帶測(cè)試文件

  標(biāo)簽： verilog 16 乘法器

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• 由乘法器組成 單邊帶信號(hào)產(chǎn)生的 仿真源代碼 msm免費(fèi)下載

  資源簡(jiǎn)介：由乘法器組成 單邊帶信號(hào)產(chǎn)生的 仿真源代碼 msm

  標(biāo)簽： msm 乘法器 單邊帶 信號(hào)產(chǎn)生

  上傳時(shí)間： 2014-01-11

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• 用于生成GF(2^m)有限域中乘法器的verilog HDL源文件的C程序免費(fèi)下載

  資源簡(jiǎn)介：用于生成GF(2^m)有限域中乘法器的verilog HDL源文件的C程序

  標(biāo)簽： verilog HDL GF C程序

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• 用于生成GF(2^m)有限域中常數(shù)乘法器的verilog HDL源文件的C程序免費(fèi)下載

  資源簡(jiǎn)介：用于生成GF(2^m)有限域中常數(shù)乘法器的verilog HDL源文件的C程序

  標(biāo)簽： verilog HDL GF C程序

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• 用VHDL寫(xiě)的一個(gè)32位并行乘法器的源代碼免費(fèi)下載

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  標(biāo)簽： VHDL 并行 乘法器 源代碼

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• Synopsys的DesignWare庫(kù)中采用的brentkung高速加法器verilog源代碼生成,附相關(guān)文檔免費(fèi)下載

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  標(biāo)簽： DesignWare brentkung Synopsys verilog

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• 64位乘法器源碼verilog,經(jīng)過(guò)驗(yàn)證測(cè)試免費(fèi)下載

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• 這是我用verilog hdl語(yǔ)言寫(xiě)的浮點(diǎn)乘法器,用的是基4的booth算法,對(duì)于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點(diǎn),也歡迎大家把它改成流水線以提高速度.免費(fèi)下載

  資源簡(jiǎn)介：這是我用verilog hdl語(yǔ)言寫(xiě)的浮點(diǎn)乘法器,用的是基4的booth算法,對(duì)于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點(diǎn),也歡迎大家把它改成流水線以提高速度.

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• 精通verilog HDL語(yǔ)言編程源碼之2--常用乘法器設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：精通verilog HDL語(yǔ)言編程源碼之2--常用乘法器設(shè)計(jì)

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• 精通verilog HDL語(yǔ)言編程源碼之3--伽羅華域乘法器設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：精通verilog HDL語(yǔ)言編程源碼之3--伽羅華域乘法器設(shè)計(jì)

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• verilog 寫(xiě)的兩種方式的乘法器 不錯(cuò)!免費(fèi)下載

  資源簡(jiǎn)介：verilog 寫(xiě)的兩種方式的乘法器 不錯(cuò)!

  標(biāo)簽： verilog 方式 乘法器

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• verilog hdl語(yǔ)言 常用乘法器設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：verilog hdl語(yǔ)言 常用乘法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真

  標(biāo)簽： verilog hdl 語(yǔ)言 乘法器設(shè)計(jì)

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• verilog hdl語(yǔ)言 伽羅華域GF（q）乘法器設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：verilog hdl語(yǔ)言 伽羅華域GF（q）乘法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真

  標(biāo)簽： verilog hdl 語(yǔ)言 乘法器設(shè)計(jì)

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• 基于CPLD/FPGA的十六位乘法器的VHDL實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：基于CPLD/FPGA的十六位乘法器的VHDL實(shí)現(xiàn)

  標(biāo)簽： CPLD FPGA VHDL 十六位

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• 由verilog編寫(xiě)的乘法器免費(fèi)下載

  資源簡(jiǎn)介：由verilog編寫(xiě)的乘法器，通過(guò)兩個(gè)文件的調(diào)用實(shí)現(xiàn)。由于子模塊的調(diào)用使得程序簡(jiǎn)化了許多。

  標(biāo)簽： verilog 編寫(xiě) 乘法器

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• FPGA開(kāi)發(fā)板配套verilog HDL代碼。芯片為Mars EP1C6F。是基礎(chǔ)實(shí)驗(yàn)的源碼。包括加法器、減法器、乘法器、多路選擇器等。免費(fèi)下載

  資源簡(jiǎn)介：FPGA開(kāi)發(fā)板配套verilog HDL代碼。芯片為Mars EP1C6F。是基礎(chǔ)實(shí)驗(yàn)的源碼。包括加法器、減法器、乘法器、多路選擇器等。

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• Galois域乘法器的verilog源碼 廣泛用于信道編碼、計(jì)算機(jī)代數(shù)及橢圓曲線加密等免費(fèi)下載

  資源簡(jiǎn)介：Galois域乘法器的verilog源碼 廣泛用于信道編碼、計(jì)算機(jī)代數(shù)及橢圓曲線加密等

  標(biāo)簽： verilog Galois 乘法器 源碼

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• VHDL 乘法器 源代碼免費(fèi)下載

  資源簡(jiǎn)介：VHDL 乘法器 源代碼，很好的VHDL 入門(mén)學(xué)習(xí)例程序

  標(biāo)簽： VHDL 乘法器 源代碼

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• 基于verilog的booth算法的乘法器免費(fèi)下載

  資源簡(jiǎn)介：基于verilog的booth算法的乘法器

  標(biāo)簽： verilog booth 算法 乘法器

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